Устройство управления передачей информации в резервированной многопроцессорной вычислительной системе

Устройство управления передачей информации в резервированной многопроцессорной вычислительной системе

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для управления передачей информации в резервированных многопроцессорных вычислительных системах, построенных на базе системного интерфейса И41. Цель изобретения - упрощение устройства за счет использования арбитража магистрали системы для управления передачей информации. Поставленная цель достигается тем, что устройство содержит элемент НЕ 1, с первого по третий элементы И 2 - 4, с первого по N-й триггеры 5.1-5.N первой группы, где N - число процессоров в резервированной многопроцессорной вычислительной системе, группу из H элементов ИЛИ 6.1-6.N, дешифратор 7, с первого по N-й триггеры 8.1-8.N второй группы, счетчик 9, элемент ИЛИ 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, триггер 12. 2 ил.

союз сонятсних

СОЦИАЛИСТИЧЕСНИХ

РеспуБлин

А1 (5! )5 <-: ???? ?? 3>

ОПИСАНИЕ ИЗОБРЕГЕНИЯ

К АВ 7ОРСИОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТИЕЙИ11й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГНИТ СССР (21) 4497721/24-24 (22) 24.10.88 (46) О?.05.90. Бюл. ¹ !7 (72) Б.В.Антонюк, В.Н.Присяжнюк, Г.Г.Терещенко и И.В.Омельчук (53} 681.325(088.8) (56) Авторское свидетельство СССР

Р 1226478, кл. G 06 Е 13/14, 1985.

Авторское свидетельство СССР

У 1336024, кл. G 06 Р 15/16, 1986.

„„&3„„ЫКжз

2 (54) УСТРОЙСТВО УПРАВЛЕНИЯ ПЕРЕДАЧЕЙ

ИНФОРМАЦИИ В РЕЗЕРВИРОВАННОИ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕЖ (57) Изобретение относится к вычислительной технике и может быть использовано для управления передачей информации в резервированных многопроцессорных вычислительных системах, построенных на базе системного интерфейса И 41. Цель изобретения — упро1

1562923

40 щение устройства за счет использования арбитража магистрали системы для управления передачей информации. Поставленная цель достигается тем, что устройство содержит элемент .НЕ 1, с первого по третий элементы И 2-4, с ,первого по N-й триггеры 5.1-5 .N первой группы, где N — число процессоров

Изобретение относится к вычислительной технике и может быть использонано для управления передачей информации в резервированных многопроцессорных вычислительных системах, построенных на базе системного интерфейса И41. 20

Целью изобретения является упрощение устройства за счет использования арбитража магистрали системы для управления передачей информации.

На фиг.1 представлена схема уст25 ройства; на фиг.2 — временная диаграмма захвата магистрали процессором системы, имеющим первый порядковый номер.

Устройство содержит элемент НЕ 1, 30 с первого по третий элементы И 2 — 4, с первого по N-й триггеры 5.1-5.N первой группы, где N — число процессоров н резервированной многопроцессорной вычислительной системе, груп- 35 пу из N элементов HJIH 6.1-6.N, дешифратор 7, с первого по N-й триггеры 8.1-8.N второй группы, счетчик 9, элемент ИЛИ 10, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 11, триггер 12, вход 13 синхронизации устройства, вход 14 установзп« н исходное состояние устройства, первая группа информационных входов

15 устройства, вторая группа информа45 ционных входов 16 и вход 17 режима устройства, вход 18 признака занятости магистрали устройства с первого по N-й входы 19 1-19.N разрешения захвата магистрали устройства, с первого по N-й входы 20.1-20.N запроса 50 магистрали устройства, выход 21 запроса прерывания первого уровня устройства, выход 22 запроса прерывания второго уровня устройства, выход 23 признака запрета предоставления магистрали устройства, выход 24 признака разрешения захвата магистрали устройства. в резервированной многопроцессорной вычислительной системе, группу из N элементов ИЛИ 6.1-6,,N, дешифратор 7, с первого по N-й триггеры 8.1-8.N второй группы, счетчик 9, элемент ИЛИ

10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, триггер 12. 2 ил.

Устройство работает следующим образом.

Сигналом низкого уровня на вход

14 установки н исходное состояние счетчик 9 и триггеры 5 и 8 устанавливаются н нулевое состояние, à TpHI

rep 12 — в единичное. На выходах 21 и 22 устанавливаются сигналы низкого уровня, на выходах 24 и 24 — сигналы высокого уровня.

На счетный вход счетчика 9 через вход 13 синхронизации поступают импульсы. Емкость счетчика выбирается исходя из конкретного случая применения системы и определяется требованием к периодичности выполнения заданий, требующих высокой достоверности нычислений. После заполнения счетчика 9 на выходе 21 вырабатывается импульс высокого уровня, который поступает на входы прерываний первого уровня всех процессоров. Процессоры приступают к выполнению идентичных заданий. Результаты вычислений процессоры заносят н буфер вывода, который располагается в памяти каждого процессора. После окончания вычислений и организации буфера процессоры сообщают об этом устройству управления передачей информации. Для этого каждый процессор захватывает магистраль и записывает в определенный триггер 5 единицу Первый процессор производит запись в триггер 5.1, второй процессор — в триггер 5.2, N-й процесор — в 5.N. При выполнении записи каждый процессор устанавливает сигнал высокого уровня только на одном входе 15.1,, 15.2,...,15.N. Сигнал записи, поступающий с выходов элементов ИЛИ 6.1,...6.N, формируется индивидуально для каждого кз триггеров. Таким образом, н каждыи из указанных триггеров может произвести запись только один из процессоров.

5 15629

Рассмотрим формирование сигналов записи в триггеры 5.1...5.М на примере первого процессора системы. Сигналом низкого уровня на входе 19.1 процессору разрешается овладеть ма5 гистралью. Этим сигналом триггер 8.1 по Я-входу устанавливается в единичное состояние и на его инверсном выходе устанавливается сигнал низкого уровня. Процессор захватывает системную магистраль и устанавливает на входе 18 признака занятости сигнал низкого уровня. Затем процессор устанавливает на входе 16 код адреса устройства управления передачей и сигналом низкого уровня на входе 17 режима включает дешифратор 7. На выходе дешифратора 7 появляется сигнал низкого уровня. Так как на обоих входах 20 элемента ИЛИ 6.1 присутствуют сигналы низкого уровня, на его выходе выраба-. тывается сигнал низкого уровня. Задним положительным фронтом этого сигнала информация с входа 15.1 записывается 25 в триггер 5.1. Информацию на входе

15.1 устанавливает первый процессор.

После этого первый процессор освобождает магистраль и устанавливает на входе 18 занятости высокий уро- 30 вень сигнала. Положительным фронтом сигнала на этом входе триггер 8.1..устанавливается в нулевое состояние и на его инверсном выходе устанавливается сигнал высокого уровня. Так как сигналы на входах 19 имеют недостаточную длительность, то триггеры 8 позволяют сохранить информацию о номере процессора, осуществляющего запись в один из триггеров 5. 4р

Таким образом, процессоры, выполнившие передачу первого слова информации, не начинают передачу второго, слова, пока на выходе 24 установлен низкий- уровень сигнала. В этом случае на входах 20 запроса магистрали присутствуют как сигналы высокого уровня, так и сигналы низкого уровня. На выходе элемента ИЛИ 10 присутствует сигнал высокого уровня.

55!

После того, как все процессоры сообщат устройству управления о своей готовности к передаче (запишут единицы во все триггеры 5), на выходе элемента И 2, а значит, и на выходе

22 установится сигнал высокого уровня. Этот сигнал, проинвертированный элементом НЕ 1, устанавливает счетчик 9 в нулевое состояние.

Сигнал с выхода элемента И 2 поступает на один из входов элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и на выходе 23 устройства устанавливается сигнал низкого уровня, которым запрещается предоставление магистрали процессорам.

Сигнал высокого уровня с выхода

22 поступает на входы прерываний второго уровня всех процессоров. Процесссры начинают выполнение подпрограь1мы передачи информации по магистрали.

Каждый процессор начинает шинный цикл передачи первого слова информации из буфера вывода. Для этого процессоры выдают на входы 20 запроса магистрали сигналы низкого уровня и входят в состояние ожидания. Наличие на всех входах 20 запроса магистрали сигналов низкого уровня свидетельствует о том, что все процессоры находятся в нинном цикле передачи первого слова информации. В этом случае на выходе элемента ИЛИ 10 вырабатывается сигнал низкого уровня, которым триггер 12 по R-входу устанавливается в нулевое состояние, При этом на выходе 23 устанавливается сигнал высокого уровня, а на выходе 24 сигнал низкого уровня.

Сигналом с выхода 23 разрешается арбитраж магистрали, и процессоры, в порядке присвоенных им приоритетов, осуществляют передачу первого слова информации по магистрали.

Сигнал на выходе 24 устанавливает флаг во всех процессорах. Процессор, передавший слово, начинает анализировать этот флаг. При нулевом значении флага передачи следующего слова по магистрали не разрешается. При единичном значении флага процессор выбирает из своего буфера вывода следующее слово и начинает шинный цикл передачи его пб магистрали.

После того, как последний процессор выполнит передачу первого слова информации и установит свой сигнал запроса магистрали в высокое состояние, на выходе элемента И 3 установится сиГнал ВысОкОГО уроВня, пОлОжи тельным фронтом которого триггер 12 устанавливается в единичное состояние.

На выходе 23 устанавливается сигнал низкого уровня, а на выходе 24 — сигнал Высокого уровня.

1562923

Сигналом с выхода 23 запрещается предоставление процессорам системной магистрали.

Сигналом с выхода 24 устройство

5 разрешает процессорам начать шинный цикл передачи второго слова информации по магистрали.

Описанный цикл работы устройства пОвторяется при передаче каждого сло- ip ва информации из буфера вывода.

После передачи всего содержимого буфера вывода каждый процессор сообщает об этом, записывая в соответствующий триггер 5 логический "О."

Установка в нулевое состояние одного из триггеров 5 приводит к уста" ковке на выходе 22 сигнала низкого уровня. На этом устройство управления заканчивает свою работу.

Установка в нулевое состояние остальных триггеров 5 производится процессорами уже в распределенном режиме.

Сигнал низкого уровня с выхода эле-25 мента И 2 инвертируется элементом

НЕ 1 и разрешает работу счетчика 9.

Таким образом, устройство управляет арбитражам магистрали и использует в своей работе сигналы занятости, запроса и разрешения магистрали. Использование протокола интерфейса И41, перевод мультипроцессорной системы из распределенного режима в резервированный режим и использова< ние программных средств позволяют исключить опрос всех источников информации, настройку промежутка времени, необходимого для источника передачи

Информации, анализ состояния общей 40 магистрали и механизма завершения— продолжения интервала.

Формула и з обретения

Устройство управления передачей информации в резервированной многопроцессорной вычислительной системе, содержащее счетчик, дешифратор, триггер, первую группу из N триггеров, räå И вЂ” число процессоров в резервированной многопроцессорной вычислительной системе, первый и второй элементы И, элемент ИЛИ, о т л к ч а ющ е е,с я тем, что, с целью упрощения устройства за счет использования арбитража магистрали системы для управления передачей информации, устройство содержит вторую группу из N триггеров, третий элемент И, элемент НЕ, группу из 11 элементов ИЛИ и элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, причем информационные входы с первого по N-й первой группы устройства подключены соответственно к информационным входам триггеров с первого по N-й первой группы, выходы которых подключены к входам первого элемента И, информационные входы второй группы устройства .подключены соответственно к информационным входам дешифратора, выход которого подключен к первым входам элементов ИЛИ с первого по N-й группы, выходы которых подключены соответственно к входам синхронизации тригге" ров с первого по N-й первой группы, вход режима и вход признака занятости магистрали устройства подключены соответственно к входу синхронизации дешифратора и к входам синхронизации триггеров с первого по N-й второй группы, инверсные выходы которых подключены соответственно к вторым входам элементов ИЛИ с первого по И-й группы, входы с первого по N-й запроса магистрали устройства подключены соответственно к входам второго элемента И и входам элемента ИЛИ, выходы второго элемента И и элемента

ИЛИ подключены соответственно к входу синхронизации и к входу установки в

"О" триггера, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к выходу признака разрешения захвата магистрали устройства, входы с первого rro N-й разрешения захвата магистрали которого подключены соответственно к входам установки в "1" триггеров с первого по М-й второй группы, вход синхронизации устройства подключен к счетному входу счетчика, выход которого подключен к выходу запроса прерывания первого уровня устройства, вход установки в исходное состояние которого подключен к вхоцам установки в "О" триггеров первой и второй групп, к входу установки в "1" триггера и к первому входу третьего элемента И, выход которого подключен к входу установки в "О" счетчика, выход первого элемента И подключен к входу элемента НЕ, выходу запроса прерывания второго уровня устройства к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к выходу признака запрета предоставления магистрали устройства, выход элемента НЕ подключен к второму входу третьего элемента И.!

562923

Щ

18

Змл щг

tepu 81

f8

Составитель В.Смирнов

Редактор Н.Рогулич Техред Л.Сердюкова Корректор Н.ревская

Заказ }066

Тираж 564 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101