Параллельный накапливающий сумматор

Параллельный накапливающий сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональными основаниями и обработки векторной информации в трехмерной системе координат. Целью изобретения является расширение функциональных возможностей за счет сложения в кодах с иррациональным основанием √2. Сумматор содержит триггеры 1<SB POS="POST">1</SB>-1<SB POS="POST">5</SB> разрядов сумматора, элементы НЕРАВНОЗНАЧНОСТЬ 2<SB POS="POST">2</SB>-2<SB POS="POST">5</SB> разрядов сумматора, коммутаторы 6<SB POS="POST">2</SB>-6<SB POS="POST">5</SB> разрядов сумматора с соответствующими связями. 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) И1) А1 щ)5 G 06 F 7/49, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ (21) 4488468/24-24 (22) 29.09.88 (46) 15.05.90. Бюл. ¹ 18 (71) Винницкий политехнический институт, (72) В.П.Кожемяко, Н.А.Квитка, А.И.Короновский и С.Н.Квитка (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

¹ 1411735, кл. G 06 F 7/49, 1987.

Авторское свидетельство СССР № 1399726, кл. С 06 Р 7/49, 1986. (54) ПАРАЛЛЕЛЬНЫЙ НАКАПЛИВАЮЩИЙ СУММАТОР (57) Изобретение относится к вычис2 лительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональными основаниями и обработки векторной информации в трехмерной системе координат. Целью изобретения является расширение функциональных возможностей за счет сложения в кодах с

3( иррациональным основанием Ч2. Сумматор содержит триггеры 1 -1 разрядов сумматора, элементы НЕРАВНОЗНАЧНОСТЬ

2 — 2 разрядов сумматора, коммутаторы 6 -6> разрядов сумматора с соответствующими связями. 1 ил., 1 табл.

1564614

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислитЕльных машинах и цифровых устройствах роботизированных систем управлЕния для сложения чисел с иррациональными основаниями и обработки векторной информации в трехмерной систем координат . 10

Цель изобретения — расширение ф нкциональных возможностей за счет с ожения в кодах с иррациональным основанием 2

На чертеже представлена схема па- 15

p ëëåëüí0ão накапливающего сумматора, (для и = 5) .

Сумматор содержит триггеры 1, -1 соответствующих разрядов сумматора, з ементы НЕРАВНОЗНАЧНОСТЬ 2 — 2 с ответствующих разрядов сумматора, в од 3 начальной установки сумматора, выходы 4 < -4> соответствующих р зрядов суммы сумматора, входы 5 5 соответствующих разрядов первого 25 с агаемого сумматора, коммутаторы

6 -6> соответствующих разрядов с мматора, входы 7 - 75 соответствующих разрядов второго слагаемого сумматора, а также первый и второй входы 8 и 9 задания режима сумматора соответственно.

1(оммутаторы 6 — 6 реализованы на основе мультиплексоров.

Параллельный накапливающий суммаор предназначен для сложения операндов и координат трехмерных векто1 ов, представленных в двоично-кодиро ванной позиционной системе счисления

1 3 Гс1 иррациональным основанием 2

В этой системе счисления любое число (вектор А) представляется в виде

an (2 ) + ... + а„("Г2 ) +

+ а,(42 ).

Учитывая, что веса разрядов данно:го кода являются последовательностью степеней основания 42

2 42, 2 42, 2,-12, 12, 1

50 и составляют три группы двоичных разрядов, умноженные на коэдхЪициенты I, - 2 и "(2 . то выражение (1) можно представить в следующем виде: п-г к-2. и-2

А -12 .Е а 2 +-12," а 2 <к-z =f

+, а; 2 . (2) =о

t где а„, а, à E (О 1), а

k E )2)5,8,11.... и-1 ; 3 E (1,4,7,10,.... n-2 ;

i E (0,3,6,9, .... n-3}.

Выражение (2) позволяет любое число (вектор в трехмерном пространстве) изобразить в виде трех составных (векторов).

Особенностью такого изображения является то, что код с основанием

ЧТ

12, используемый для записи числа (вектора), единый и в то же время члечы выражения (2) независимы друг от друга. Это позволяет при сложении двух операндов осуществить параллельное и независимое сложение составных частей операндов. Сложение двух одноименных разрядов в двоично-кодированной системе, счисления с иррациоЪГ нальным основанием 2 выполняется согласно следующей таблице.

0 + 0 = 0

0+1 = 1

1+0

1 + 1 = 1000

Если в i-х разрядах слагаемых имеются единицы, то, как это следует из таблицы, единица переноса поступает в (i+3)-й разряд кода, Сумматор может работать в трех ре жимах: в режиме сложения операндов, представленных в коде с основанием

3 Г-

- 2 ; в режиме сложения операндов, представленных в коде с иррациональным основанием 42; в режиме суммиро-, вания при двоичном представлении операндов.

Первый режим обеспечивается приложением единичных сигналов к входам 8 и 9. Для создания второго режима в единичном состоянии находится только вход 9, а для создания третьего режима — только вход 8.

Параллельный накапливающий сумматор при сложении операндов в коде з( с иррациональным основанием - 2 работает следующим образом. Суммированию чисел предшествуют установка всех триггеров 1 — 1, в нулевое состояние путем приложения импульса к входу 3 и подача на входы 8 и 9 единичных значений, при этом обеспечивается приложение к первому и второму управляющим входам коммутаторов 6 — 6„

15646 единичных сигналов. Таким образом будет сформирована цепь подключения к вторым входам элементов НЕРАВНОЗНАЧНОСТЬ 2 — 2 и выходных единичных ч 5 сигналов триггеров 1„ — 1 >.

Сложение начинается подачей на входы 5 — 5 „и 7 1 — 7„соответственно первого и второго слагаемых. Все триггеры 1 — 1 тех разрядов сумматора, в которых второе слагаемое содержит "1", устанавливаются в состояние "1", а выходы элементов НЕРАВНОЗНАЧНОСТЬ 2 g — 2 разрядов, содержащих "1", устанавливаются также в

15 состояние "1". При этом, несмотря на. присутствие "1" на счетных входах триггеров 1 „ — 1> в виде выходных единичных сигналов элементов НЕРАВНОЗНАЧНОСТЬ 2 — 2д, состояние триг- 20 геров не изменяется. Изменение состояния триггеров происходит в том слу-!

:;ае, когда элементы НЕРАВНОЗНАЧНОСТЬ 2 < — 2> соответствующих разрядов пе,реходят из состояния "1" в состояние 25

"0". Переход из состояния "1" в состояние "0" возможен в двух слу чаях: когда до прихода на второй вход элемента НЕРАВНОЗНАЧНОСТЬ 2 единичного прямого сигнала триггера 1 30 (i-3)-го разряда сумматора на выходе данного элемента НЕРАВНОЗНАЧНОСТЬ присутствовал единичный сигнал, и тогда приход "1" переноса из разряда (i-3) в разряд i вызывает появление .:"0" на выходе соответствующего элемента НЕРАВНОЗНАЧНОСТЬ 2„,.а следо вательно, приводит к изменению состояния триггера i на противоположное; а также при снятии единиц первого слагаемого на входах 5 — 5п сумматора.

Благодаря этим переключениям осуществляется предварительный перенос информации от младших разрядов к стар- 45 шим. При сложении операндов, пред3 Г- ставленных в кодах с основанием - 2, перенос с выхода i-ro разряда поступает на третий информационный вход коммутатора 6, . Суммирование осуществляется одйовременно и независимо в трех группах разрядов сумматора. В этом состоит работа сумматора при сложении слагаемых с иррациональным основанием Я.

При сложении операндов в кодах -ч2 и двоичных операндов перенос единиц из i-го разряда поступает соответст- венно в разряды (i+2) и (х+1). Для

14 6 обеспечения сложения во втором режиме на входе 9 устанавливают единичное значение, а на входе 8 — нулевое. Это позволяет коммутировать единицы переноса, поступающие на вторые информационные входы коммутаторов 6 — 6>.

Для создания третьего режима необходимо входы 8 и 9 установить соответственно в единичное и нулевое значения. В остальном процесс сложения во втором и третьем режимах работы сумматора не отличается от описанного.

Поскольку в кодах с основаниями .Г -Г

2 и 2 сложение происходит одно 3 Г временно и независимо соответственно в двух и трех группах разрядов, то это обеспечивает уменьшение времени сложения в два и три раза. Кроме того, увеличению быстродействия в предлагаемом сумматоре способствует одновременное приложение к соответствующим входам слагаемых.

Формула изобретения

Параллельный накапливающий сумматор, содержащий в каждом разряде сумматора триггер, в каждом разряде сумматора, кроме первого элемент НЕРАВНОЗНАЧНОСТЬ и коммутатор, причем прямые выходы триггеров разрядов сумматора являются выходами соответствующих разрядов суммы сумматора, входы разрядов, кроме первого, первого слагаемого которого соединены с первыми входами элементов НЕРАВНОЗНАЧНОСТЬ соответствующих разрядов сумматора. выходы элементов НЕРАВНОЗНАЧНОСТЬ разрядов сумматора соединены со счетными входами триггеров соответствующих разрядов сумматора, вход начальной установки которого соединен

11 tl с.входами установки, в О триггеров разрядов сумматора, первый и второй входы задания режима сумматора соединены с соответствующими управляющими входами коммутаторов разрядов сумматора, выходы коммутаторов разрядов сумматора соединены со вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ соответствующих разрядов сумматора, счетный вход триггера первого разряда сумматора соединен с входом первого разряда первого слагаемого сумматора, первый информационный вход коммутатора i-го (i = 2 — п, и -разрядность слагаемых) разряда сумматора соединен с прямым выходом триггера (i-1)-ro

1564614

Составитель А.Клюев

Техред М.Дидык КорректорM.Кучерявая

Редактор А.Orap

Подписное

Заказ 1160

9НИИПИ Государственного

113035, Тираж 561 комитета по изобретениям и открытиям при ГКНТ СССР

Москва, Ж-35, Раушская наб., д. 4/5 фроиэводственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101

1 разряда сумматора, второй информационный вход коммутатора второго разряда сумматора соединен с входом нулевого потенциала сумматора, второй . ийформационный вход коммутатора k-ro

5 (k = 3 n) разряда сумматора соединен . с,прямым выходом триггера (k-2)-го р зряда сумматора, о т л и ч а ю— шийся тем, что, с целью расшире- 10 ния функциональных возможностей за счет сложения в кодах с иррациональэг н основанием 2, входы разрядов второго слагаемого сумматора соединены с входами установки в "1 " триггеров соответствующих разрядов сумматора, третьи информационные входы коммутаторов второго и третьего разрядов сумматора соединены с входом нулевого потенциала сумматора„ третий информационный вход коммутатора р-го разряда (р = 4-n) соединен с прямым выходом триггера (р-3)-го разряда сумматора.