Устройство для имитации отказов и сбоев эвм

Устройство для имитации отказов и сбоев эвм

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для имитации неисправностей при экспериментальном исследовании надежности и устойчивости функционирования структурно-избыточных вычислительных систем, построенных с использованием различных асинхронных магистральных интерфейсов. Цель изобретения - расширение функциональных возможностей устройства путем имитации неисправностей в циклах "адрес" и "данные" магистрали ЭВМ. Устройство 1 включает блоки памяти 16,17, шифратор 18, регистры 19-22, блоки шинных формирователей 23-29, шифратор 30, дешифратор адресов 31, генератор тактовых импульсов 32, мультиплексор 33, R+S-триггеры 34-36, формирователь импульсов 37. Работа устройства 1 основана на искажении информации (адресов, данных) при передаче ее по интерфейсам в исследуемой системе (ЭВМ). Применение предлагаемого устройства при экспериментальном исследовании надежности позволяет значительно сократить сроки получаемых оценок надежности резервированных систем и повысить достоверность получаемых данных. 3 ил.

С0ЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК (51)5 С 06 Р 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

l!

4d

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

llPH ГННТ СССР (21) 4345362/24-24 (22) 09.11.87 (46) 15.05.90, Бюл. В 18 (71) Омский политехнический институт и Омское научно-производственное объединение "Автоматика" (72) В.М,Танасейчук, В,С,Половников, А,П,Панков и В.P.,Ïîòàïoí .(53) 681.3 (088. 8) (56) Авторское свидетельство СССР

Ф 1107126 кл, Н 03 И 13/02, 1983.

Авторское свидетельство СССР

И 1298925, кл. Н 03 M 13/02, 1985, „„Я0„„1564628 A 1

2 (54) УСТРОЙСТВО ДЛЯ ИМИТАЦИИ ОТКАЗОВ

И СБОЕВ 3ВМ (57) Изобретение относится к вычислительной технике и предназначено .для имитации неисправностей при экспериментальном исследовании надежности и устойчивости функционирования структурно-избыточных вычислительных систем, построенных с использованием различных асинхронных магистральных интерфейсов. ° Цель изобретения — расширение функциональных возможностей устройства путем имита) 5646?8 ции неисправностей в циклах "Адрес" и иДанныеи магистрали ЭВМ, Устройство 1 включает блоки 16, 17 памяти, шифратор 18, регистры !9-22, блоки 23-29 шинных формирователей, шифратор 30, дешифратор 3! адресов, генератор 32 тактовых импульсов,. мультиплексор 33, RS-триггеры 34-36, формирователь 37 импульсов, Работа устройства 1 основана на искажении

Изобретение относится к вычисли-. тельной технике и предназначено для имитации неисправностей при экспери"ментальном исследовании надежности и устойчивости функционирования структурно-избыточных вычислительчых систем, построенных с использованием различных асинхронных магистральных интерфейсов.

Цель изобретения - расширение функциональных возможностей устройства путем имитации неисправностей в циклах "Адрес" и "Данные" магистрали ЭВМ, На фиг.) показаны структурная

30 схема устройства для имитации отказов и сбоев, структурная схема ЭВМ, в которой имитируются неисправности„ и ЭВМ, управляющей предлагаемым устройством; на фиг,2 — фрагмент принци35 пиальной схемы задатчика, входящего в состав ЭВМ, в которой имитируютс.я неисправности, и фрагмент принципиальной схемы внешнего устройства, также входящего в состав указанной ЭВМ; на фиг,3 — временная диаграмма работы устройства при имитации неисправ-. ности в цикле "Адрес":на магистрали

ЭВМ, в которой имитируются неисправнос ти, В и редла г ае мом ус тро Йс тв е мо гут быть реализованы различные режимы, обеспечивающие имитацию отказов и сбоев различных устройств и блоков, входящих в состав ЭВМ, в который ими-.

«50 тируются неисправности — задатчиков, внешних устройств, процессоров и т„д.

На фиг.1 обозначены устройство

1 для имитации отказов и сбоев, ЭВМ

2, в которой имитируются неисправнос.— ти, и ЭВМ 3, управляющая устройством

1, ЭВМ 2 включает центральный процессор 4, задатчик 5, внешние устройинформации (адресов, данных) при

/ передаче ее по интерфейсам в исследуемой системе (ЭВМ). Применение предлагаемого устройства при экспериментальном исследовании надежности позволяет значительно сократить сроки получаемых оценок надежности резервированных систем и повысить достоверность получаемых данных, 3 ил.

1 сгза 6 и 7 и ОЗУ 8. Блоки 4-8. объединены общим интерфейсом, включающим управляющие шины 9 и информационные шины 10, Шины 9 и 10 в совокупности образуют интерфейс ИУС, Управляющие шины интерфейса ИУС включают 5 групп: шины управления адресацией (5 шин); шины управления обменом (2 шины); шины, предназначенные для захвата магистрали (5 шин); шина общего управления интерфейсом (1 шина); шины, предназначенные для передачи сигналов прерывания (8 шин).

Информационные шины интерфейса

ИУС включают 16 шин, по которым передаются адреса и данные, В качестве

ЭВМ 2 может быть использована, например, СМ-1634, СМ-)210 или другая мини-, микроЭВМ, построенная по магистрально-модульному принципу, Yioдули 4-8 — стандартные компоненты, входящие в состав ЭВМ 2, ЭВМ 3 вклю-.. чает центральный процессор 1), ОЗУ

12 внешнее устройство .13, которые объединены группой шин 14 управления и группой шин 15 адреса,данных. В качестве ЭВМ 3 может быть использована, например, ЭВМ типа вЭлектроника-60", CM-1634 или подобного типа, Устройство 1 включает блоки 16 и )7 памяти, шифратор 18 сигналов управления, регистры 19-22, блоки

23-29 шинных формирователей, шифратор 30 искажений информации, дешифратор 31 адресов, генератор 32 тактовых импульсов, мультиплексор 33, RS-триггеры 34-36 и формирователь

37 импульсов, Позицией 38 обозначена магистраль с выхода блока 28, подключенная к информационному вхОду блока 16. Шифраторы 18 и 30 реализованы в устройстве на HJIM.!

564628

На фиг,2 представлены фрагмент принципиальной схемы задатчика 5 и фрагмент принципиальной схемы внешнего устройства 7, входящих в состав

3ВМ 2. Задатчик 5 включает блок 39 шинных формирователей, содержащий

4 микросхемы K589AII26, подключенных к информационным шинам 10, буферные усилители 40(1)- 40(n) с открытым коллектором и магистральные приемники 41(1) — 41(п), подключенные к управляющим шинам 9, В состав внешнего устройства 7 входят блок 42 шинных формирователей, буферные усилители 43 (1) — 43 (n) и магистральные приемники 44 (! ) — 44(n) .

Работа устройства 1 основана на искажении информации (адресов, данных) при передаче ее от одного моду- 20 ля к другому по информационным шинам 10.

Блок 16 памяти служит для синхронизации момента имитации неисправностей с появлением определенного (за- 25 ранее заданного и записанного в блок

16 ) адреса или данного, передаваемого по магистрали 10. В. момент появления определенного адреса на выходе блока 16 появляется следующая информация: адрес кода .искажения в блоке 17 (3 разряда); номер эадатчика, формирующего адрес на магистрали 10 (3 разряда); код типа неисправности (4. раэря35 да): отказ или сбой, в адресной или информационной части цикла магистрали.

Блок 17 необходим для хранения 40 кода искажения для каждой имитируемой неисправности. Для каждой иэ

16 информационных шин магистрали 10 в блоке 17 двумя разрядами задается тип искажения<(константа "1" конЭ 45 станта "0", инверсия передаваемого разряда, нет искажений) 6

Шифратор 18 служит для управления работой устройства 1 — для выработки сигналов управления блоками 16 и 17, регистрами 19-22, триггерами

34-36, блоками 23, 29 и,формирователем 37, Входы шифратора 18 Х „- Х имеют следующее назначение:

"Х вЂ . Х вЂ” код типа неисправности, 55 поступающий с блока 16;

Х - Х вЂ” значения триггеров 34-36;

X!! — сигнал, подтверждения того, что адрес формиру-. ется задатчиком, для которого требуется проимитировать неисправность!

9 11

Х вЂ” Х вЂ” тактовые частоты (см. временные диаграммы на фиг.3);

Х вЂ” Х вЂ” управляющие сигналы

11 о интерфейса ИУС;

Х вЂ” шина признака адресации (ШПРА);

Х вЂ” шина подтверждения приема

13 ад ре с а (ШППА);

Х вЂ” шина блокировки сброса

14 выборки (ШБСВ);

Х вЂ” шина признака внешнего

1р устройства (ШПВУ);

X — шина признака приемника

16 (ШППР);

Х, — шина запроса данных (ШЗД);.

Х вЂ” шина наличия данных (ШНД); о

Х, — шина занято (ШЗАН);

Х вЂ” шина сброса (ШСБР);

2о

Х 2„- сигнал разрешения работы устройства;

Х22- сигнал управления записью регистра 19;

Х2 — сигнал управления записью регистра 20;

Х« - сигнал управления записью блока 16;

Х2 — сигнал управления записью блока 17;

Х вЂ” сигнал управления чтени L 6 ем регистра 21, Выходы шифратора 18 Y„- У, имеют следующее назначение:

Y,Y Y — сигналы установки в

"1" триггеров 34-36 соответственно;

Y Y, Y — сигналы установки в

"0" триггеров 34-36 соответственно;

Y сигнал запуска формирователя 37;

Y Y — соответственно сигналы

У записи и считывания блока 16

Y Y — сигналы записи и от11 ° 1О ключения (перевода в третье состояние) регистра 21;

Y — сигнал подключения на

И передачу блока 29 шинных ф ор миро в а теле й;

Y1„— сигнал отключения шинных формирователей задатчиков (блокировка выдачи информационных

1 564 628

50 и управляющих сигналов в задатчиках);

Y — сигнал блокировки приеЦ ма управляющих сигна5 лов в задатчиках;

Y — сигнал отключения шин15 ных формнрователеи внешних устройств (блокировка приема и выда-10 чи информационных и выдачи управляющих сигналов во внешних устройствах);

Yt — сигнал блокировки

i5 приема управляющих сигналов во внешних устройствах, У 7 сигнал записи регист ра 19;.

Y — сигнал записи регистtg ра 20; — сигнал считывания (9 блока 17; .

Y, — сигнал отключения (пе- 25 ревода выходов в третье состояние) регистра 20;

Y — сигнал отключения бло-. и ка 231 30

Y — сигнал отключения pe "" гг гистра 19, блока 28;

Y — сигнал записи регистг3 ра 22;

Y« — сигнал чтения регист-" ра 22; У вЂ” Уэг — управляющие сигналы интерфейса ИУС;

Уг — ШПРА;

ШППА в

40 уг7 — ШБСВ j гз т„- ШППР; у зо ШЗдю

3 45

Y г — ШСБР.

Регистры 19 и 20 используются для записи блоков 16 и 17 соответственно, Выходы регистра 19 и блока

23 имеют три состояния (аналогнчно выходам регистров 20 и 21), так что на передачу в один момент времени работает только один иэ них, другой отключен, На регистре 21 фиксируется (записывается) информация с выхода блока

16 ° Три группы информационных выходов регистра соответствуют трем группам информации с выхода блока 16., В регистр 22 записывается искаженное информационное слово„поступающее через блок 24 и шифратор 30 с магистрали 10.

Блоки 23-29 шинных формирователей служат для подключения устройства к магистралям 9 и. 10 ЭВМ 2 и шинам

14 и 15 ЭВМ 3. Каждый блок может включать несколько микросхем типа

К589АП16, К559ИП2, К559ИП1, К589АП26

И ТеПе

Блоки 24, 27, 25 и 26 постоянно работают на передачу информации„блоки 23, 28 и 29.включаются на передачу сигналами от шифратора 18.

Шифратор 30 необходим,цля внесения искажений в информационное слово, считываемое с шины 10 (9), На каждый разряд слова, считываемого с интерфейса, приходится два разряда, считываемых с блока 17, которыми кодируется искажение: ОΠ— константа "0"; 11 — константа "1"; 01 — инверсия; 10 — нет искажений.

Дешифратор 31 адресов служит для органиэации записи регистров 19 и

20 и блоков 16 и 17, Генератор 32 тактовых импульсов вырабатывает три серии неперекрывающихся тактовых импульсов (фиг.3). Мультиплексор 33 служит для передачи на шифратор 18 сигнала о том, что эадатчик, для которого должна имитироваться Неисправность, действительно подключен к магистрали (управляет в данный момент времени передачей адресов и данных по магистрали). На вход блока

25 поступают сигналы с шины "Занято", которая есть в каждом эадатчике, Активный сигнал на этой шине свидетельствует о том, что данный эадатчик. управляет магистралью {9, 10).и формирует адреса внешних устройств, Трнгrеры 34-36 применяются для создания последовательностей действий при имитации неисправностей, Формирователь 37 служит gast сообщения в

ЭВМ 3 о том, что заданная неисправность введена. Выход формирователя

37 подключен к шине прерывания ЭВМ 3, и после окончания имитации неисправности он формирует импульс заданной длительности, который и сообщает

ЭВМ 3 об окончании имитации,неисправ-* ности»

Работа устройства описана для од= ного режима — имитации сбоя, в адресной части цикла для интерфейса ИУС

1564628

10 (ОСТ 24.908-80). Предлагаемое устройство может быть применено и в других интерфейсах, при этом изменяется логика работы шифратора 18.

Временные диаграммы. режима показаны на фиг ° 3.

Имитации любой неисправности устройством 1 предшествует настройка этого устройства, заключающаяся в следующем.

1,Определяется, при появлении (или после появления) какого адреса на магистрали 10 будет имитироваться неисправность. Этот адрес из ЭВМ 3 записывается на регистр 19 (блок 23 при этом в третьем состоянии выключен).

2,Определяется тип неисправности (отказ, сбой), номер задатчика на

/ магистрали 10, который должен сформировать заданный в и, l адрес, после чего данной неисправности присваивается определенный номер; который одновременно служит адресом в блок 17 °

По этому адресу (нов.еру неисправнос. ти) в блоке 17 хранится код искажения,. Код искажения содержит 32 разряда (для.lб-разрядного слова на магистрали 10) и задает отдельно для каждого из 16 разрядов тип искажения K0HcTGHTbl 0 1 инверсия нет искажения.

По адресу, определенному в п,1, и записанному в регистр 19, записывается через блок 28 в блок 16 из ЭВМ

3 информация, определенная в п.2.

Затем на регистр 20 из ЭВМ 3 записывается номер неисправности (адрес для блока 17), после чего через блок 28 из ЭВМ 3 в блок 17 .в два этапа записываются два 16-разрядных слова кода, искажения, Блок 17 имеет два. сигнала записи {59 и 60) которые и обеспечивают возможность такой последовательной записи с помощью дешифратора 31 адресов, Сигнал считывания в блок 17 — один, поэтому считывается 32-разрядное слово, В момент времени, когда регистр 20 работает на передачу адрева на вкод блока

17, регистр 21 находится в третьем состоянии. Это обеспечивается логикой функционирования шифратора 18, В начальный момент времени после включения питания в ЭВМ 3 формируется сигнал сброса Х,, по которому сбрасываются триггеры 34- 6: Y<, Y<,, У Х, 55

Работа устройства 1 при имитации неисправности типа "сбой", заданной в пп.l и 2, начинается после записи

5 в регис тр 20 " 1" в разряд, который подключен к входу Х,шифратора 18, 1) Y<<= Х сигHGJI отключения регистра 20;

У; Х2 сигнал отключения !

О гистра 19, блока 28.

Выход, подключенный к входу Х« в регистре 20 имеет только два состояния, все остальные — три, Регистр

20 может быть реализован, например, на микросхемах К589ИР12 и 155ТМ2, 2) Y,„= X, — блок 23 работает на передачу информации с магистрали 10 на адресный вход блока 16, 3) На магистрали 10 (шины адреса данных — ШАД00-ШАД15) появляется адрес, определенный в п.l (фиг,3), 4) На шине ШПРА (Х ) появляется сигнал признака адреса Х, = 1, Этот сигнал не проходит в устройство

25 (одно из 6-8), подключенное к магистрали 10 так как включен сигнал

Y1 = Х,Х вЂ” блокировка ШПРА в устройс тв ах 6-8. Таким образом, операция адресации выбранного (одного из 6-8) устройства не состоится, 5) У9 — (Х,,Х,-X9+ Х Х „Х ) Х считывание блока 16;

Y Х„ Х,Х з — установка в "l" триггера 34 (Х ), 6) У 1 - Х1,,Х, Х,о Х . — запись регистра 21 — по переднему фронту

Y После записи регистра 21 на входах Х „- Х появляется код 0101, в котором задано, что имитируется

40 неисправность Х„= О, сбой Х = 1, в адресной части цикла магистрали

X = 1: на адресном входе блока 17 появляется адрес, по которому в нем хранится информация о типах искаже45 ний в адресе для каждого из 16 разрядов; на адресном входе мультиплексора 33 будет номер задатчнка, который должен сформировать данный адрес.

7) На входе Хд появляется "!" в том случае, если адрес сформировал заранее определенный в п,2 задатчик .

8) Y, X, X7 X,.X, Х,(Х „+ Х.) считывание блока 17;

У = Х, Х -Х „, — установка в 1 триггера 35 (Х ).

9) Y Х„Х .Х Х Х .X — запись в регистр 22 искаженного адреса — по переднему фронту сигнала Ут,, ! 564628

J 2

10) 7 = Х,. Х Х Х з.Х г запись. блока 16 (так как имитируется однократный сбой).

11) 7 = Х .Х вЂ” установка в 1" триггера 36.

12) Yyg = Х " блокировка выдачи адреса и сигнала ШПРА в задатчиках (фиг. 2);

Y 1 = Х Х - сброс сигнала блокировки ШПРА в устройствах-приемниках (6-8).

13) У,,= Х-, Х „,+ Х.! Х + Y + 2! считывание регис.тра 22 (или искаженчого адреса в магистраль 10).

14) Y = Х. Х вЂ” сброс триггера

34.

15) Y„= Х, Х Х„(Х.„+ Х„„) — вд ача с иг нала ШПРА.

16) 7 = Х! Х, Х " У - сбРос триггера 35.

17) Y < = Х <.Х > — сброс триггера

36.

Таким образом, заканчивается имитация неисправности типа "сбой в ад-. ресной части цикла магистрали ЭВИ".

В зависимости от того, какое значение принял сигнал XJJ после установки в "1™ триггера 34 (см, п.7), а также в зависимости от кода, записанного на регистре 21 после установки.в "1" триггера 34-, далее может производиться три типа операций:

l) имитация отказа (если на регистре 21 записан соответствующий кодХ = О);

2) имитация сбоя, которая отличается от имитации отказа тем, что происходит стирание информации в блоке 16 по адресу, заданному в п.1 таким образом, обеспечивается однократность его действия;

3) разрешение нормальной работы

ЭВМ 2 — следует снятие блокировки: сигнала ШПРА (Y< ) на время, необ-. ходимое для фиксации адреса в одном из адресуемых устройств (6-8), Имитация отк"."а отличается от имитации сбоя только тем, что отсутствует сигнал Yz (фиг.3), т.е. в блоке 16 не стирается информация о неисправности.

Разрешение нормальной работы

ЭВМ 2 происходит следующим образом.

Если адрес на магистрали 10 не совпал с заданным в п.1 или совпал, но был сформирован не тем задатчиком (заданным в п.2), т.е, сигнал.

Х = О, То происходит снятие 5JloKHpoB ки сигнала ШПРА: У „= Х Х + Х Х

Х2 Õ -Х! + Х Х+ ° При снятии сигнала ШПРА, которое автоматически последует после адресации

5 выбранного (одного из 6-8) устройства, блокировка сигнала ШПРА устанавливается снова,. Это происходит путем сброса триггера 34 установкой в "0": (Х +Х Х ХзХ +

° 2, Х„ )."

Таким образом обеспечивается разрешение нормальной 1 аботы ЭВМ 2.

В предлагаемом ус тройстве могут быть реализованы и другие режимы ра15 боты, типа "сбой в информационной. части, отказ в адресной части" и

1! Р! другие.

Применение предлагаемого устройства при экспериментальном исследовании надежности позволяет значительно сократить сроки получения оценок н@фжности резервированных вычислительных систем и повысить достовер25 ность получаемых данных, Ф с р м у л а и з о б р е т е н и я

Устройство для щитации отказов и сбоев ЭВМ, содержащее первый и второй блоки памяти, первый и второй ре. гистры, триггер, первый, второй и третий блоки шинных формирователей, причем первые информационные входы первого и второго блоков шинных формирователей подключены к входу устройства для подключения к шине адреса данных исследуемой 3BN, вторые информационные входы первого и второго блоков шинных формирователей подключены к входу устройства для,подключения к шине управления исследуемой

ЭВМ, Hrrzop, первого блока шинных фор.мирователей соединен с входом адреса первого блока памяти, о т л ив ч а ю щ е е с я тем, что, с целью расширения функциональных возможнос45 тей за счет имитации отказов и сбоев в циклах "Адрес" и "Данные" магистрали ЭВМ, оно содержит третий и, четвертый регистры, с четвертого по

50 седьмой блоки шинных формирователей, дешифратор адресов, вто;рой и третий триггеры, формирователь импульсов, мультиплексор, генератор тактовых импульсов, шифратор управляю55 щих сигналов, шифратор искажений информации, причем выход третьего блока шинных формирователей соед,инеи, с информационными входами первого и второго блоков памяти, выход первого

1564628 блока памяти соединен с информационным входом первого регистра, первый выход разрядов которого соединен с информационным входом четвертого блока шинных формирователей и адресным входом второго блока памяти, второй выход разрядов первого регистра соединен с адресным входом мультиплексора, информационный вход которого сое- 1О динен с выходом пятого блока шинных формирователей, третий выход разрядов первого регистра подключен к первому — четвертому входам шифратора управляющих сигналов, первый и второй выходы которого соединены соответственно с S- u R-входами первого триггера, третий и четвертый выходы шифратора управляющих сигналов соединены соответственно с S- и К-вхо20 дами второго триггера, пятый и шестой выходы шифратора управляющих сигналов соединены соответственно с

S- и К-входами третьего триггера, пя-. тый, шестой и седьмой входы шифрато- 25 ра управляющих сигналов соединены с выходами соответственно первого, второго и третьего триггеров, седьмой выход шифратора управляющих сигналов соединен с входом формирователя им gp пульсов, с. восьмого по двенадцатый выходы шифратора управляющих сигналов соединены соответственно с входа ми записи и считывания первого блока памяти,. записи и перевОда ВыхОдОВ В третье состояние первого регистра и управления четвертого блока шинньи формирователей, выход мультиплексора соединен с восьмым входом шифратора управляющих сигналов, с девятого по одиннадцатый входы которого соединены соответственно с первым, вторым и третьим. выходами генератора так-, товых импульсов, информационный вход шестого блока шинных .формирователей 45 соединен с входом устройства для подключения к шине управления исследуемой ЭВИ, с двенадцатого по двадца-. тый входы шифратора управляющих сигналов соединены с выходом шестого блока шинных формирователей, выход первого разряда второго регистра соединен с двадцать первым входом шифратора управляющих сигналов, с двадцать второго по двадцать шестой

55 входы которого соединены соответственно с первого по пятый выходами де.-. шифратора адресов, шестой и седьмой е вьиоды которого соединены с первым Й. вторым входами записи второго блока памяти, с тринадцатого по шестнадцатый выходы шифратора управляющих сигналов образуют выход блокировки устройства, выходы с семнадцатого по двацпать второй шифратора управляющих сигналов соединены соответственно с входами записи третьего и второго регистров считывания второго блока памяти, управления переводом выходов в третье состояние второго и третьего регистров и управления первого и третьего блоков шинных формирователей, двадцать третий и двадца "ь четвертый выходы шифратора управляющих сигналов соединены соответстЪ венно с входами записи и чтения четвертого регистра, информационный вход которого соединен с выходом шифратора искажений информации, первый вход которого соединен с выходом второго блока памяти, второй вход шифратора искажений ичформации .соединен с выхо-, дом второго блока шинных формирова-телей, информационные входы второго и третьего регистров и дешифратора адресов и вход третьего блока шинных формирователей подключены к входу ус т ройс тв а для подключения к инфо рмационной шине управляющей ЭВМ, выходы третьего и второго регистров соединены с адресными входами соответственно первого и второго блоков памяти, выхоц четвертого блока шинных формирователей подключен к выходу устройства для подключения к информационной шине управляющей ЭВМ, вход управления дешифратора адресов соединен с входом устройства для подключения к шине управления управляющей ЭВМ, выход формирователя импульсов является -выходом устройства для подключения к шине управления управляющей ЭВМ, выход четвертого регистра соединен с выходом устройства для подключения к шине адреса данных исследуемой ЭВМ, выходы с двадцать пятого по триццать второй шифратора управляющих сигналов соединены с информационным входом седьмого блока шинных формирователей, выход которого соединен с выходом устройства для подключения к шине управления исследуемой ЭВИ, информационный вход пятого блока шинных формирователей образован входами устройства для подключения к выходам занятости устройств исследуемой ЭВМ, 1 564628

Редактор А.Огар

Закаэ 1161 Тираж 566 Подпис ное

ВНИИПИ Государственного комитета rto иэобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

РИ guJ ви(ю)

11И1 22

Уи

У р э

У

Ув

"и

Цу

>а

ШИЯ A

ИIПРАЯУ2

ФЗ Хн

Фг Хо

Ф/ Ху нан и(4М (б

S4(SA

Составитель Д, Ванюхин

Техред И. Ходанич Корректор Л, Бескид