Устройство для отладки микропроцессорных систем

Устройство для отладки микропроцессорных систем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в радиоэлектронной промышленности в процессе серийного производства микропроцессорных систем. Целью является повышение достоверности отладки. Устройство содержит блок 1 задания режима, блок 2 задания начальных условий, блок 3 формирования форматов команд, блок 4 выдачи тестов, блок 5 счетчиков команд, блок 6 сравнения, блок 7 синхронизации, генератор 8 случайных кодов. Вновь введенные блоки и связи между ними и известными блоками позволяют за счет алгоритма работы устройства расширить его функциональные возможности и повысить качество тестов. Возможность устройства формирователь последовательность команд заданного состава позволяет повысить достоверность отладки. 1 з.п.ф-лы, 8 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5))5 G Об F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГЕЗУ.-! ;

ЫйП Е.

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И О !НРЫТИЯМ

ПРИ ГННТ СССР (21) 4464950/24-24 (22) 21.07.88 (46) 15.05.90. Вюл. 9 18 (7?) С.Н.Ткаченко, О,И.Качанко, Г.Н. Тимонькин, В.С.Харченко и А.В,Моченков (53) 681.3(088.8) (56) Авторское свидетельство СССР

Ф 622136, кл. G 06 F 7/58, 978.

Авторское свипетельство СССР !! !291986; кл. С 06 F 1! /?6, l986. (54) УСТРОЙСТВО Д11Я ОТЛАДКИ МИКРОПРОЦЕССОРНЫХ СИСТЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в радиоэлектронной промьйиленности. в процессе серийного производÄÄSUÄÄ 1564631 А 1 ства микропроцессорных систем. Целью является овышение достоверности отладки, Устройство содержит блок 1 задания режима, блок 2 задания начальных условий, блок 3 формирования форматов команд, блок 4 выдачи тестов, блок 5 счетчиков команд, блок 6 сравнения, блок 7 синхронизации, генератор 8 случайных кодов. Вновь введенные блоки и связи между ними и известными блоками позволяют за счет алгоритма работы устройства расширить его функциональные возможности и повысить качество тестов, Возможность устройства формировать последовательность команд заданного состава позво- д

Ю ляет повысить достоверность отладки, 1 з.п. ф-лы, 8 ил, 1564631

Изобретение относится к вычислительной технике и может быть иснольэовано в радиоэлектронной промышленНости в процессе серийного производства микропроцессорных систем.

Цель изобретения — повышение достоверности отладки °

На фиг.l изображена функциональная схема устройства; на. фиг,2 схема блока задания режима работы; иа фиг.Э - схема блока задания на4альных условий; на фиг.4-6 — схемы блоков формирования формата; на фиг.7 — схема блока выдачи теста;

l5 на фиг,8 — схема блока сравнения.

Устройство для отладки микропроцессорных систем (фиг. 1) содержит блок 1 задания режима работы, блок

2 задания начальных условий, блок

3 формирования форматов команд, блок выдачи тестов, блок 5 счетчиков команд, блок 6 сравнения, блок 7 синхронизации, генератор 8 случайных кодов, группу 9 информационных выхо дов устройства, группы выходов 10-13 блока 1, группы выходов 14-18 блока

2, группы выходов 19, 20 блоков 3.1З.п, группы выходов 21, 22 блока 3, выходы 23, ?4 блока 5, группу выходов 25 блока 6, выходы 26, 27 блока.7, группу выходов 28 блока-8.

Блок 1 задания режима (фиг,2) содержит триггеры 29.1...29.п дешифратор 30, элемент И 31, элементы .

И 32.2...32.п, элементы И 33.1..„ ...33.п, элементы ИЛИ 34.1...34.п, элемент И 35, элемент ИЛИ 36, Блок задания начальных условий (фиг.З) содержит элементы 37.1 .. 40 ...37.п 38.1. ° .38.п и 39.1...39.п коммутации, элементы 40-42 коммутации, элемент ИЛИ-НЕ 43, Блок 3, 1 (3.2) (фиг.4) содержит регистры 44-47, триггеры 48, 49 и

50, дешифраторы 51 и 52, элементы

И 53, 54 и 55, элементы ИЛИ 56 и 57, входы 58.1 и 58.2.

Блок 3. 3 (фиг, 5) содержит регистры 59- 62, триггеры 63, 64 и 65, дешифратор 66, элемеиты И 67-69, элемент ИЛИ 70, входы 71.1 и 71.2.

Блок 3, 4 (фиг, б ) с одержит р егис тры 72-76, триггеры 77-80, дешифратор

81, элементы И 82-85, элемент

ИЛИ 86, входы 87,1 и 87,2.

Блок 4 выдачи теста (фиг.7) содержит регистр 88, триггер 89, муль-: типлексор 90, распределитель 91 импульсов„ элементы И 92-98, элементы

ИЛИ 99 и 100, группу !01 выходов мультиплексор, входы 102,1 и 102,2, Блок 6 сравне.п.: (фиг.8) содержит регистры 103 и 104, блоки 105 и 106 сравнения, элемент И 107, элемент

ИЛИ 108, Устройство работает следующим образом.

В исходном состоянии все элементы памяти установлены в нулевое состояние (цепи началь ной ус тановки не показаны) . Устройство работает B двух режимах, В первом режиме на блоке 2 (фиг. 1) посредством элементов

37.1...37.п (фиг,З) набираются коды чисел команд,, которые с группы 14 информационных выходов поступают на группы входов блока 5 счетчиков команд и по управляющим сигналам с группы 15 выходов блока 2 записываются ь соответствующие счетчики 103.1 .. ° ...103,п. Коды чисел определяют количество данных команд, формат в тесте для проверки микропроцессорных комплексов, Также на блоке 2 элементами 38.1...38,п набираются коды адресов, которыми задаются верхние и нижние границы зон памяти, с которой будут оперировать команды, принадлежащие к некоторой локальной последова-, тельности программы, Затем посредством элемента 40 коммутации (фиг.З) импульсом с выхода 26 коды верхней и нижней границы записываются в регистр 104 и регистр 103, Во втором режиме по сигналу пуска с элемента 41 коммутации блока 2 (фиг.Э) формируются тактовые импульсы на выходах 27.1 и 27,2 блока 7 син-,.хронизации, По каждому тактовому импульсу с выхода 27.1 блока 7 синхронизации формируется новый код случайного числа на группе 28 выходов генератора 8. Каждый случайный код с выхода 28 генератора 8 поступает на вход дешифратора 30 блока 1 задания режима.

При обнаружении очередного допустимого кода операции команды i-го формата срабатывает один из элементов ИЛИ 34.1-.34,п, выходной сигнал которого открывает один из элементов

И 32.1...32.п.

Элемент 32,х срабатывает по.кмпульсу с входа 27,2, Элемент 33.i срабатывает по импульсу с выхода элеменra

l56463l

35

32.i так как элемент 33.i открыт поступающим на инвертарный вход логическим "0" с группы 23 выходов блока 5 счетчиков команд.

Этот же импульс с выхода элемента

32.i блока 1 задания режима поступает на счетный вход блока 5 счетчиков команд, где задним фронтом вычитает единицу, фиксируя тем самым, что сформирован разрешающий коц операции.

Единичный сигнал с выхода элемента 33 .i устанавливает соответствующий триггер 29.i в единичное состояние. Поэтому сигнал с выхода элемента

И 35 снимается и, следовательно, дешифратор 30 закрывается по V-входу до момента окончания формирования команды выбранного формата. Сигнал 20 с единичного вьгхода триггера 29. через выход 10 блока 1 задания режима поступает на одноименный вход блока 4 выдачи теста. Одновременно сигнал с выхода элемента 33.i через 25 выход 12 блока 1 задания режима поступает на. одноименный вход блока

3 формирования форматов команд и одновременно с выхода 33.i сигнал поступает на вход элемента ИЛИ 36, сигнал с выхода которого открывает элемент И 31 для прохождения када операции с входа 28 на группу 11 информационных выходов блока 1 задания режима. Код операции с группы 11 выходов блока 1 задания режима поступает на одноименный вход блока

3-формирования форматов команд, Предположим, что блоком 1 задания режима сигналом с выхода 12 задано формирование команды первого формата.

Поэтому по заднему фронту сигнала со входа 12 блока 3.1 (3,2) происхо» дит запись кода операции команды с группы 11 информационных входов блока 3.1 (3,2), Этим же сигналом с входа 12 устанавливается в единичное состояние триггер 48, сигнал с выхода которого по заднему фронту по входу Vl разрешит запись кода с

50 группы 25 информационных входов иа

D-вход дешифратора 51, Данный код был проверен на ограничения в блоке

6 задания границ зан памяти. следующим образом, С группы 28 .информационных входов на вторую (В) группу блоков 105.и 106 поступает случайный код, вырабатываемый генератором 8 случайных кодов (фиг.1).. На первую (А) группу входов блоков 105 и 106 поступают коды верхней и нижней границ зон памяти, которые хранились в регистрах 103 и 104 и задавались ранее проектировщиком с блока 2. Импульс с входа 27.2 разрешит запись этих кодов в блоки 105, 106 сравнения, Если код не выходит за установленные границы, то на инверторном входе элемента И 107 будет логический "0", что откроет элемент И 107, проверенный код с группы 28 информационных входов поступает на группу

25 входов блока 2, В с .лучае, когда код будет выходить за границы зоны (верхнюю или нижнюю), то он будет игнорироваться путем выдачи сигнала с выхода блока

90 (91) сравнения, который закроет элемент И 92 и данный код не поступит на группу 25 выходов блока 6, Таким образом, если код соответствует допустимому коду первого операнда, сигнал с выхода дешифратора 51 (фиг.4) через элемент ИЛИ 56 открывает элемент И 53.

Элемент И 53 срабатывает по очередному второму тактовому импульсу с входа 58.2 группы 27 входов блока

3.1 (3.2) и разрешает запись по заднему фронту этого импульса кода операнда в регистр 45 с группы 25 входов блока 3,1 (3.2), а также устанавливает триггер 49 в единичное состояние, Этот триггер 49 закрывает (открывает) сигналом с нулевого (единичного) выхода дешифратор 51 по входу V2 (дешифратор 52 по входу и).

Далее аналогично описанному формируется очередное случайное число генератором 8 случайных кодов (фиг.! ) и осуществляется его анализ дешифратором 52 (фиг.4), запись в регистр

46 и установкой в единичное состояние триггера 50, Если на этапе формирования первого или второго операнда очередное случайное число не соответствует допустимому коду соответствующего операнда, блок .3. 1 (3.2) своего состояния не изменяет до тех пор, пока с выходов генератора 8 не поступит допустимое число, После установки по заднему фронту соответствующего триггера 50 в единичное состояние закрывается па входу

V2 дешифратор 52 и открывается элемент И 55. Этот элемент срабатывает

1564631 по очерецному тактовому импульсу с входов 58,1 и разрешает запись йнформации с выходов регистров 44-46 в соответствующие поля Dl, D2, DÇ регистра 47.

Рассмотрим формирование команд блоками 3,3 и 3.4.

Работа блока 3.3 аналогично описанному начинается после вьделения кода операции и типа формата блоком

1 задания режима. При этом по заднему фронту с входа 12 блока 3 ° 3 осуществляется запись кодà onерации в регистр 59 группы 11 входов блока

3.3 и, кроме того, установка в единичное состояние триггера 63, который сигналом с едичниного выхода открывает по входу Ч1 дешифратор 66, Дешифратор 66 производит вьделение из последовательности случайных кодов, поступающих на входы 25 блока

3,3 первого допустимого кода первого операнда (регистра получателя, фиг.12 — код 3,3 команды третьего фор-25 мата). При поступлении на его D-вход тактового кода через элемент ИЛИ 70 * открывается элемент И 67, который по очередному тактовому импульсу с входа 71 ° 2 блока З,З срабатывает и по 30 заднему фронту разрешает запись кода операнда в регистр 60, а также устанавливает триггер 64 в единичное сос" îÿíèå. Этот триггер 64 сигналом с единичного (нулевого) выхода 35 открывает (блокирует) элемент И 68 (по входу Ч2 дешифратор 66), Элемент

И 68 срабатывает по очередному импульсу с входа 71.2 и разрешает за-, пись по заднему фронту кода данных 40 с группы 25 входов 6 в регистр 62, а также устанавливает триггер 65 в единичное состояние, Триггер 65 с единичного (нулевого) выхода открывает (блокирует) элемент И 69 45 (по входу Ч, регистра 62).

По очередному тактовому импульсу с входа 71,1 блока 3.3.срабатывает элемент И 69, выходной сигнал которого разрешает запись информации с выходов регистров 59-62 в регистр

61, и этот же сигнал поступает на вход блока 7 выдачи теста, В блоке 7 аналогично описанному происходит сра" батывание элементов ИЛИ 99, триггера . 55

89 и элемента И 92 и формирование по-. тенциала на выходе 91,1 распределителя 91 импульсов, По этому сигналу через группу выходов регистра 61 и

D-входам регистра 88 подключаются поля DI D2 и DÇ регистра 6 . блока

3..3 (фиг.5), образующие первый байт команды третьего формата„ Далее по очередному импульсу с входа 102,1 блока 4 срабатывает элемент И 97, вследствие чего осуществляется запись этой информации в регистр 88. С выхода регистра 88 блока 4 выдачи теста код первого байта команды подается на контролируемый. микропроцессор.

По очередному импульсу с входа

102,2 блока 4 формирования тес à распределитель 91 переходит во второе состояние, поскольку с выхода элемента И 98 не пришел единичный сигнал на вход сброса триггера 89 и вход элемента И 93, и вьдает потенциал на выходе 91.2, который перестраивает мультиплексор 90 на прием содержимого поля D4 регистра 61 с выходов 19.3 блока 3.3 формирования формата команд (фиг.5), Это поле содержит второй байт команды, Кроме того, срабатывает элемент И 95, сигнал с выхода которого выполняет в блоке 4 действия, аналогичные описанным, и срабатывает триггер 29.3, открывающий дешифратор 30 блока 1 задания режима (фиг,2) .для формирования очередной тестовой команды, Затем по тактовому импульсу с входа 102.1 срабатывает элемент

И 97 блока 4 вьдачи теста, который разрешает запись кода второго байта команды в регистр 88, откуца он поступает на входы контролируемого микропроцессора, Далее устройетво переходит к формированию следующей тестовоА команды, Если блоком 1 (фиг.2) сигналом с выходов 12, 10 задано формирование команды четвертого формата,, то по заднему фронту импульса с входа I? происходит запись. кода операции в регистр 72.блока. 3.4 (фиг.б) и уста» новка в единичное состояние триггера 77, открывающего своим единичным выходом по вхопу Ч1 дешифратор 81.

Дешифратор 81 срабатывает по одному из выходов разрешающего кода условия при подаче соответствующегс случайного числа с группы 25 входов олока

3,4, В результате этого выходным сигналом элемента ИЛИ 86 открывается элемент И 82, который, срабатывая по очередному импульсу с входа 87.2, 156463) !

0 разрешает по заднему фронту =,aëèñü кода условия В регистр 73 и, кроме того, устанавливает триггер 64 в единичное состояние. Триггер 64 потенциалом с единичного (нулевого) выхода открblBàåò (закрывает) элемент И 83 (по входу V2 дешифратор

81), который срабатывает по очередному импульсу с входа 87,2 блока

3,4, а также устанавливает триггер

79 в единичное состояние по заднему фронту -.ðèããåð 80, Триггер 80 потенциалом с единичного (нулевого) выхода открывает (закрывает) элемент

И 85, который, срабатывая по очередному импульсу с входа 87,1 блока

3,4, разрешает запись информации с выходов регистров 72-75 в регистр

76, а также через элемент ИЛИ 99 устанавливает триггер 77 блока 4 (фиг.7) в единичное состояние °

Далее в блоке 4 выдачи теста аналогично описанному формируется сигнал на выходе 91,1 распределителя 91, По этому сигналу выходы полей Dl

D2 и D3 регистра 76 (фиг.6) блока

3.4 через мультиплексор 90 подключаются к D-входам регистра 88. Тестовая команда с выходов блока 4 поступает на входы контролируемых микропроцессоров, По очередному импульсу с входа

102.2 распределитель 91 переходит во второе состояние, формируется сигнал на выходе 91,2, который настраивает-мультиплексор 90 на передачу содержимого поля D4 регистра 76 на

D-входы регистра 88, Поэтому очередной тактовый импульс с входа 102.! через элемент И 97 разрешает запись второго байта кода команды в регистр

88, откуда он поступает на входы проверяемого микропроцессора, По очередному импульсу с входа 102.2 блока 4 распределитель 91 переходит в третье еостояние, которому соответствует сигнал на выходе 91.3. По этому сигналу мультиплексор 90 настраивает на передачу в регистр 88 содержимого поля 5 регистра 76 блока 3,4 (фиг,6). Далее по очередному импульсу с входа 102,1 через элемент.

И 97 разрешается запись информации в регистр 88, в результате чего в нем оказывается третий байт тактовой команды четвертого формата, Кроме того, в блоке 4 срабатывает элемент И 94, который сигналами с выхода 29.4 блок;. 1 (фиг.2) и Выход,.

91.3 распределителя 31 имлульсон блока 4 (фиг,7) устанавливает в нулевое состояние триггер 29,4, в результате

5 чего через элемент И 35 открывается по входу V дешифратор 30 блока l для анализа случайных чисел с выходов генератора 8 случайных кодов.

Выходной сигнал элемента И 94 через элемент ИЛИ 100 устанавливает аналогично описанному з нулевое состояние триггер 89 и распределитель 91.

Далее устройство функционирует аналогично описанному.

При необходимости прекращения работы устройство отключается сигналом останова с элемента 41 коммутации пульта 2 управления, подаваемого

20 с выхода 18 блока 2 на одноименный вход блока 7 синхронизации, Формула изобретения

25 1.устройство для отладки микропроцессорных систем, содержащее блок задания режима работы, и блоков формирования форматов команд, блок выдачи тес -a, блок синхронизации, гене30 ратор случайных кодов, причем пер вая группа информационных выходов блока задания режима работы подключена к первой группе информационных

Входов блока выдачи теста, первая г руппа инфОрмациОнных ВыхОдОВ кОтОрого соединена с группой входов начальной установки блока задания режима работы, вторая группа информационных выходов блока задания режима соедине40 на с первыми группами входов соответствующих блоков формирования форматов команд, выход и группа информационных выходов i-го блока (i=1,n) формирования форматов команд соединены с соответствующими разрядами второй и третьей групп информационных входов блока выдачи теста, вторая группа инфорйационных выходов которого соединена с группой информационных выходов устройства, первый выход блока синхронизации подключен к входу запуска генератора случайных кодов, группа выходов которого подключена к группе входов разрешения блока заДания режима, перВый ВыхоД блока синхронизации подключен к соответствующему разряду первой группы Входов -го блока формирования форматов команд и соответствующему разряду

1564631 четвертой группы входов блока выдачи теста, второй выход блока синхронизации подключен к входу с)1)>бирования блока задания режима работы, соответствующему разряду первой группы входов блока i->о формирования форматов команд и соответствующему разряду четвертой группы входов блока выдачи тестов, о т л и ч а ю щ е е

С я тем, что, с целью повышения достоверности отладки, в устройство введены блок задания начальных условий, блок счетчиков команд, блок сравнения, причем третья группа выходов блока задания режима работы подключена к вторым группам входов блока формирования форматов команд, четвертая группа выходов блока задания режима работы подключена к группе входов вычитания блока счетчиков комад, выход переполнения которого подклю:чен к первому входу останова блока

< инх ро низ ации, группа выходов к одов команд блока задания начальных условий подключена к группе информацион-ных входов блока счетчиков команд, группа информационных выходов которого подключена к группе информациои10 ных входов блока задания режима ра- 30 боты, вторая и третья группы выходов кодов адресов и группа синхровходов блока задания начальных условий соединены соответственно с первой группой информационных входов блока сравнения и группой синхровходов блока счетчиков команд, группа выходов блока сравнения соединена с третьими

z ðóïïàìè входов блоков формирования форматов команд, первый и второй вы- щ ходы блока задания начальных условий подключены соответственно к входу пуска и второму входу останова блока синхронизации, выход блока выдачи тестов подключен к входу разрешения блока счетчиков команд, вторая группа выходов блока выдачи тестов подключена к входам начальной установки соответствующих блоков формирования формата команды, второй и третий выходы блока синхронизации подключены соответственно к входу разрешения блока сравнения и входу сброса блока счетчиков команд, группа выходов генератора случайных кодов подключена к второй группе информационных входов блока сравнения °

2.Устройство по п,1, о т л и ч а ю щ е е с я тем, что блок задания режима содержит и триггеров, дешифратор„ первый элемент И„ первую группу элементов И, вторую группу элементов И, группу элементов ИЛИ, второй элемент И, элемент ИЛИ, причем единичные выходы триггеров подключены к соответствующим разрядам первой группы выходов блока, нулеьые выходы триггеров подключены к соответствующим входам второго элемента

И, выход которого подключен к стробирующему входу дешифратора, выходы. дешифратора подключены к соответствующим входам элементов ИЛИ группы, выходы которых подключены к первым входам соответствующих элементов И первой группы, группа выходов первого элемента И подключена к второй группе выходов блока, выходы первой группы элементов И подключены к соответствующим разрядам третьей группы выходов блока и прямым входам элементов И второй группы, выходы которых подклюЧены к единичным входам соответствующих триггеров, к соответствующим разрядам четвертой группы выходов блока и к соответствующим входам элемента ИЛИ, выход элемента ИЛИ соединен с управляющим входом первого элемента И., группа входов начальной установки блока подключена к нулевым входам соответствующих триггеров, группы входов разрешения блока подключена к инверсным входам соответствующих элементов

И второй группы„ группа информационных входов блока подключена к группе информационных входов дешифратора и группе входов первого элемента И„ вход стробирования блока подключен к вторым входам первой группы элементов И.

156463 1

1564631

156463 ) 1564631

Составитель И,Сафронова

Техред М.Ходанич Корректор M.Ñàìáîðñêàí

Редактор N.Êåëåìåø

Тираж 566

Подписное

Заказ 1161

ВНИИПИ Государственного комитета по .изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35, РауШская наб,, д. 4/5

Производственно †издательск комбинат Патент, г. Ужгород, ул. Гагарина, 101