Коррелятор

Коррелятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам статистической обработки сигналов. Цель изобретения - повышение точности. Коррелятор содержит регистры сигнала 1 и эталона 5, элементы И 3,4,15 блок 8 синхронизации, элемент ИЛИ 14, умножители 6, сумматор 7. Элементы 16,17,19,20 задержки, триггер 18, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 21. Изобретение позволяет неоднократно переходить из режима вычисления свертки к вычислению корреляции и обратно, не требуя дополнительной синхронизации управляющего сигнала. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Ц1)5 G 06 F 15/336

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТНЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4471378/24-24 (22) 29.08.88 (46) 15.05.90. Вюл. М 18, (72) B.Â.Ãîðñêèé и А.Н.Сычев (53) 681.3(088.8) (56) Авторское свидетельство СССР

Р 1309038, кл, G 06 Е !5/336, 1985. (54) КОРРЕЛЯТОР (57) Изобретение относится к вычислительной технике, в частности к устройствам статистической обработки сигналов. Цель изобретения — повышение

„„SU„„1564645 А 1 точности. Коррелятор содержит регистры сигнала 1 и эталона 5, элементы И 3, 4, 15, блок 8 синхронизации, элемент ИЛИ 14, умножители 6, сумматор 7. Элементы !6, 17, 19 и 20 задержки, триггер 18, элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ 21. Изобретение позволяет неоднократно переходить из режима вычисления свертки к вычислению корреляции и обратна, не требуя дополнительной синхронизации управляющего сигнала. 1 з.п. ф-лы, 2 ил.

1564645

Изобретение относится к вычислительной технике, предназначено для, вычисления отсчетов функций корреляции и свертки двух дискретизированных сигналов и может найти примене5 ние в корреляционно-экстремальных системах.

Цель изобретения — повышение точнОсти.

На фиг.l представлена структурная схема коррелятора; на фиг.2 — структурная схема блока синхронизации.

Коррелятор (фиг.l) содержит регистры 1 сигнала, элементы ИЛИ 2, эле-15 менты И 3, элементы И 4„ 5 эталона, умножители 6, сумматор 7, блок 8 синхронизации, информационные входы 9, входы 10 эталона, входы 11, 12 и 13 начальной установки, тактовый и задания режима соответственно, элемент ИЛИ 14, элементы И 15, элементы задержки 16 и 17, триггер 18, элементы задержки 19, 20, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 21.

Блок синхронизации (фиг.2 ) содержит 1триггеры 22 и 23, регистр сдвига 24, элемент ИЛИ 25, элемент ИЛИНЕ 26, элемент И-НЕ 27, элемент НЕ

28, элемент ИЛИ 29.

Коррелятор работает следующим образом.

Сигналы начальной установки и режима, отсчеты сигнала и эталона внутри коррелятора тактированы синхросигналами, поступающими на вход 12. Ре35 жим вычисления свертки задается подачей нулевого логического сигнала на вход 13. Перед выдачей отсчетов сигнала и эталона внешнее устройство, 40 формирующее эти отсчеты, посылает на вход ll импульс с целью обнуления триггеров 22 и 23, сдвигового регистра 24, регистров 1 сигнала и установки в единичное состояние триггера 18. 45

На втором выходе У2 блока синхронизации устанавливается логическая "1", которая открывает вентиль 15.N-1. После окончания сигнала начальной установки на входы 9 и 10 поступают отсчеты сигналов b (i 0,1,...,N-1) и эталона а; (i=0,1,...,N-1) соответственно.

Во время поступления первых отсчетов (ад,Ь ) по переднему фронту син15 хросигнала в первый разряд регистра сдвига 24 записывается логическая "1", которая разрешает работу умножителя

6. 1 и запись отсчета эталона a в регистр 5.1. В это же время первый отсчет сигнала Ъ записывается в регистр 1.1. Элемент задержки 16 обеспечивает одновременность записи отсчетов сигнала и эталона., На выходах сдвигового регистра Z.2-К.N установлены логические "0", которые запрещают. работу умножителей 6.2-6.N. В ре6 зультате на выходе сумматора 7 формируется первый отсчет свертки С,=а Ь °

С приходом вторых отсчетов сигнала Ь, и эталона a„ содержимое первого разряда регистра сдвига 24 переписывается во второй разряд этого регистра, а в первый разряд повторно заносится ло11 гическая 1 . Таким образом, на выходе Z, 1 блока 8 сохраняется логичес11 11 кая I, а на выходе Z.2 происходит изменение состояния из "0" в "1". В результате отсчет эталона а записы1 вается в регистр 5 ° 2, отсчет сигнала Ь переписывается в регистр 1.2, в регистр 1.1 записывается отсчет Ъ и

1 разрешается работа умножителей 6.1 и

6.2. Элемент задержки 17 обеспечивает формирование отсчетов свертки и корреляции умножителями 6 и сумматором 7 после завершения переходных процессов в регистрах сигнала и эталона °

В результате на выходе сумматора 7 формируется отсчет свертки

С,= а Ъ, + а„Ь

Описанные процессы повторяются аналогичным образом. На выходе сумматора 7 последовательно формируются величины

С, = а,Ь

С, =аЬ +аЬ, С „= a „Ь +а„Ъ„+. „.+а,Ь +а Ь„,,, Через N тактов на выходах Z. l, .. °,Z.N установятся логические "1". Логическая "1" с выхода Z.N через элемент НЕ

28 устанавливает логический "0" на входе регистра 24 сдвига блока синхронизации и обнуляет триггер 18, который, в свою очередь, закрывает вентили 4.1 — 4.N. Элемент задержки 19 обеспечивает обнуление триггера 18 строго после записи N-го отсчета эталона а < в регистр эталона.

Регистр 24 сдвига, начиная с выхода Z.l, характеризующего состояние первого разряда регистра 24, заполняется последовательно логическими "0" и умножители 6.1 — 6 .Н последовательно отключаются, начиная

5 156 с умножителя 6.1. Регистры 1.1 — I.N через открытый вентиль 15.N-I осуществляют циклический сдвиг вправо отсчетов сигнала, а отсчеты эталона остаются неподвижны. На выходе сумматора 7 последовательно формируются отсчеты свертки:

Сц=а,Ь, +а Ь,,+...+а»,, Ь, С ц =а и- Ь»,-, +а м, b

С н- =а„, b

После вычисления С ь регистр 24 сдвига вновь начинает заполняться логическими "1" и продолжает осуществляться циклический сдвиг отсчетов сигнала. В результате вновь формируются отсчеты свертки Со» С,,...,С »»1.

Таким образом, в одном цикле формируются отсчеты свертки сигнала и эталона

4645 6 кий сдвиг информации. Элемент 15. i (i= 1-(N-2)) открывается при установке на (i+I) м и (i+2)-м выходах группы блока синхронизации логических

"1" и "0" соответственно. Одновременно логическая "1" с (i+I)-го выхода группы блока синхронизации проходит через элемент ИЛИ 2.i и открывает элемент И 3. Таким образам, тактовый импульс, появляющийся на входе

12 устройства, через интервал задержки » определяемой элементом 16, поступает на вход смнхронизации первых регистров сигнала, в которых происходит частичный циклический сдвиг вправо. В результате в первых 1 регистрах сигнала образуется обратная последовательность отсчетов сигнала Ь

20 Ь „,,,...,Ь „,, . Следовательно, на выходе сумматора 7 получаем последовательно отсчеты корреляции:

R = а Ь

R, = а,Ъ|ц <+a, Ь

Нулевой сигнал на выходе Yl запирает

45 вентили элементов И 15.1 — 15.N-2 и тем самым запрещает в дальнейшем частичные циклические сдвиги в регистрах сигнала, но через открытый вентиль

15.N-I в регистрах I.l — 1.N в про5О цессе поступления тактовых импульсов осуществляется циклический сдвиг вправо. На выходе сумматора 7 аналогично вычислению свертки формируются отсчеты корреляции

Rg ) =а, Ь» а и 1 Ь1

R g к- = а»i» bc и-»

С = Ъа„,. (=о

При смене сигнала или эталона устройство, формирующее отсчеты сигнала

Ь. и эталона д, » должно сформировать импульс на вход ll начальной установки.

Вычисление корреляции осуществляется подачей единичного логического сигнала на вход 13 от устройства, - формирующего отсчеты сигнала и эталона. При этом изменение логического сигнала на входе 13 с "0" на "1" устанавливает триггер 22 в единичное состояние. Запись исходных массивов и Ь, происходит аналогично как при вычислении свертки. В некоторый момент времени на выходе Z.N устанавливается единичный сигнал. Вследствие этого на выходе элемента И-НЕ 27 формируется нулевой сигнал, а на выходах элементов ИЛИ-НЕ 26, ИЛИ 25 устанавливается единичный сигнал, что приводит к обнулению регистра 24 сдвига и переходу триггера 23 в единичное состояние. Сигнал на выходе

Yl подготавливает срабатывание элементов И 15.1 — 15.N-2. С момента времени начинается вычисление корреляции. Появление логических "1" на выходах Z.l — Z.N обеспечивает поочередное включение умножителей. При этом в первых i регис-рах сигнала посредством поочередного открытия на один такт одного из вентилей !5.1

15.N-2 происходит частичный цикличес =а, Ь, +a „b »+... +а „Ъ |„, На выходе Z.N устанавливается логическая "1."> которая обнуляет триггер

23.На первом выходе Yl блока синхронизации устанавливается логический

"0", а на втором выходе Y2 — логическая "i которая открывает вентили элементов И 15.N-I и З.N- .1. В результате происходит полный циклический одноразрядный сдвиг информации вправо и в регистре сигнала образуется обратная последовательность отсчетов

Ьь» Ь Ь й, . На выходе сумматора

7 формируется очередной отсчет корреляции

1564645

После вычисления отсчета R

2N-2 сдвиговый регистр 24 вновь начинает заполняться логическими "1" и осуществляется дальнейший циклический сдвиг отсчетов сигнала. Следовательно, вновь формируются отсчеты корреляции R,R,...,R „ 2. Таким образом, в цикле получаем отсчеты корреляции сигнала и эталона

При необходимости повторного возвращения к вычислению свертки этих жв массивов в произвольный момент времени подается сигнал логический

"0" на вход 13. Элемент ИСКЛЮЧАЮЩЕЕ

ИДИ 21 импульсом с длительностью

20 Iдe i 2о длительность за держки сигнала элементом задержки 20, установит триггер 22 в единичное состояние. В момент, когда регистр сдвига заполнится логическими "1", отсчеты сигнала установятся в следующей последовательности Ь„,Ъ,,...,Ь „

С этого момента в регистрах сигнала начнут осуществляться частичные циклические сдвиги информации аналогично частичным сдвигам при переходе к вычислению корреляции. .Таким образом, предложенный коррелятор обеспечивает точное вычисление отсчетов свертки и корреляции для многоразрядных сигналов и позволяет неоднократно переходить из режима вычисления свертки к вычислению корреляции и обратно, не требуя дополнительной синхронизации управляющего сигнала.

Формула и з о б р е т е н и я

1. Коррелятор, содержащий N регистров сигнала, N регистров эталона, первую группу из N элементов И, блок синхронизации, Ы умножителей и сумматор, вход запуска и тактовый вход блока синхронизации являются соответственно входом начальной установки и тактовым входом коррелятора, выход i-ro (i=l,...,N-I) регистра сигнала соединен с информационным входом (i+1)-ro регистра сигнала, выходы i-ro регистра сигнала и i-ro регистра эталона соединены соответственно с первым и вторым информационными входами i-го умножите,чя, выход которого соединен с i-ым

1О

t5

55 входом сумматора, выход которого является выходом коррелятора, i-и выход группы выходов блока синхрониза1 ции соединен с синхровходом 1 го умножителя и с первым входом 1 — ro элемента И первой группы, выход которого соединен с синхровходом i-ro регистра эталона, о т л и ч а ю щ и и с я тем, что, с целью повышения точности, в него дополнительно введены вторая и третья группы элементов И, группа элементов ИЛИ, элемент ИЛИ, четыре элемента задержки, триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход j-го (j =1 И-2) элемента И второй группы соединен с первым выходом блока синхронизации, первые входы элементов ИЛИ группы и первый вход (N-1)-ro элемента И второй группы соединены с вторым выходом блока синхронизации, второй вход j-ro элемента ИЛИ группы соединен с (j+1)-м выходом группы выходов блока синхронизации, выходы элементов ИЛИ группы соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых соединены с выходом первого элемента задержки, вход которого подключен к тактовому входу коррелятора, тактовый вход сумматора через второй элемент задержки соединен с выходом первого элемента задержки, первый вход (N+1)-го элемента И второй группы соединен с вторым выходом блока синхронизации, выход первого элемента И третьей группы соединен с синхровходами первого и второго регистров сигнала группы, выход 1-го (1=2,...,N-1) элемента И третьей группы соединен с синхровходом (1+1)-ro регистра сигнала, второй вход j-го элемента И второй группы соединен с выходом (j +I)-ro регистра сигнала группы, третий вход

j-го элемента И второй группы соединен с (j+1) ì выходом группы выходов блока синхронизации, четвертый инверсный вход j-го элемента И второй группы соединен с (j+2)-м выходом группы вь1ходов блока синхронизации, выход N-го регистра сигнала группы соединен с вторым входом (N-1)ro элемента И второй группы, выход

j-ro элемента И второй группы соединен с j-м входом элемента ИЛИ,(М+I)-й вход которого является информационным входом коррелятора, информационные входы регистров эталона объедине

1У

ДАР Я

Составитель В.Орлов

Техред M.Õoäàíè÷ Корректор В.Кабаций

Редактор М.Келемен

Заказ 1161 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при 1 К11Т С(. СГ

113035, Москва, Ж-35, Раушская наб., д. 4/5

ПроизвоДствеь.о-издательс:кий комбинат "Патент", г.ужгород, ул. Гагарин», 101

156464 ны и являются входом эталона коррелятора, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом третьего элемента задержки и является вхо5 дом задания режима коррелятора, выход третьего элемента задержки соединен с вторым входом элемента HCKJIIOЧАЮЩЕЕ ИЛИ, выход которого соединен с входом задания временного пара- метра блока синхронизации, вторые входы элементов И первой группы соединены с прямым выходом триггера, вход установки в "1" которого подключен к входу начальной установки коррелятора, вход установки в "0" которого через четвертый элемент задержки соединен с N-м выходом группы выходов коррелятора.

2; Коррелятор по п.1, о т л и — 20 ч а ю шийся тем, что блок синхронизации содержит два триггера, два элемента ИЛИ, регистр сдвига, элемент ИЛИ-НЕ, элемент И-НЕ, элемент

НЕ, причем вход установки в "1" первого триггера является входом задания временного параметра блока синхронизации, вход установки в "0" первого триггера соединен с входом об5 10 нуления регистра сдвига и с выходом первого элемента ИЛИ, первый вход которого соединен с первым входом второго элемента ИЛИ и является входом запуска блока синхронизации, второй вход первого элемента ИЛИ соединен с входом установки в "1" второго триггера и с выходом элемента ИЛИ-НЕ, первый и второй входы которого соединены соответственно с инверсным выходом первого триггера и выходом элемента И-НЕ, первый вход которого соединен с первым. разрядным выходом регистра сдвига, К-й (К=1,...,N) разрядный выход которого является К-м выходом группы выходов блока синхронизации, N-й разрядный выход регистра сдвига соединен с вторыми входами элементов И-HK и второго элемента ИЛИ и через элемент НЕ с информационным входом регистра сдвига, сдвиговый вход которого является тактовым входом блока синхронизации, выход второго элемента ИЛИ соединен с входом установки в "0" второго триггера, прямой и инверсный выходы которого являются первым и вторым выходами блока синхронизации.