Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может использоваться в буферных запоминающих устройствах. Цель изобретения - повышение быстродействия и достоверности работы. Буферное запоминающее устройство содержит регистры 1, счетчик 2, дешифратор 3, коммутатор 4 (включает в свой состав группы 5 элементов И и группу 6 элементов ИЛИ), первую 7, вторую 9, третью 11 и четвертую 15 группы элементов И, группу 8 элементов НЕ, группу 10 триггеров, элемент И 12, элемент И-НЕ 13, элемент ИЛИ 14, группу 16 элементов задержки. В устройстве информация считывается в том же порядке, в каком она поступает на вход. При этом обеспечивается возможность одновременного считывания и записи. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (51)5 С 11 С 19/00 .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4375507/24-24 (22) 05.02.88 (46) 15,05.90. Бюл. № 18 (72) B.Ï. Невский (53) 681, 327. G (088. 8) (56) Патент США ¹ 3992699, кл. 365/36, опублик, 1976.

Авторское свидетельство СССР № 1282141, кл. G 06 Г 13/00, 1987. (54) БУФЕРНОЕ ЗАПОИ .НАИЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может использоваться в буферных запоминающих устройствах. Цель изобретения — повышение быстродействия и достоверности рабо2 ты. Буферное запоминающее устройство содержит регистры 1, счетчик 2, дешифратор 3, коммутатор 4 (включает группы 5 элементов И и группу 6 элементов ИЛИ), первую 7, вторую 9, третью 11 и четвертую 15 группы элементов И, группу 8 элементов НЕ, группу

10 триггеров, элемент И 12, элемент

И-НЕ 13, элемент ИЛИ 14, группу 16 элементов задержки. В устройстве информация считывается в том же порядке, в каком она поступает на вход.

При этом обеспечивается возможность одновременного считывания и записи.

1 ил.

1564695

Изобретение относится к вычисли,тельной технике и может испольэоватьice в буферных запоминающих устройствах.

Цель изобретения — повышение быстродействия и достоверности работы устройства.

На чертежа приведена функциональная схема буферного запоминающего устройства.

Устройство содержит регистры счетчик 2, дешифратор 3, коммутатор

4, состоящий из группы элементов И и группы 6 элементов ИЛИ, первую груп-15 пу 7 элементов И, группу 8 элементов

:НЕ, вторую группу 9 элементов И, группу 10 триггеров, третью группу 11 элементов И, элемент 12 И, элемент 13

И-НЕ, элемент 14 ИЛИ, четвертую груп- 20 пу 15 элементов И, группу 16 элементов задержки.

Устройство работает следующим об: разом.

Если есть хотя бы один свободный, регистр 1, то на вторые входы элементов И третьей группы 11 поступает разрешающий сигнал единичного уровня с выхода элемента 13 И-НЕ. Импульс записи с входа записи устройства через первый элемент И третьей группы 11 поступает на вход счетчика 2. Содер-жимое счетчика 2 увеличивается на единицу и поступает на входы дешифратора 3. Сигнал единичного уровня формируется на выходе дешифратора 3, соответствующем первому из свободных регистров 1. Записываемая информация через элементы И третьей группы 11 в виде параллельного кода поступает на входы всех регистров 1, но будет записана только в тот регистр 1, на вход разрешения приема информации которого поступает сигнал разрешения приема информации с соответствующего выхода дешифратора 3. При записи информации в соответствующий регистр 1 его маркерный разряд устанавливается в единичное состояние. Запись следующего слова осуществляется аналогичным образом, Как только все регистры

1 окажутся заполненными (все маркерные разряды в единичном состоянии), на выходе элемента 13 И-НЕ возникает сигнал нулевого уровня, который, 55 поступая на вторые входы элементов И третьей группы 11 блокирует запись.

Таким образом, исключается возможность уничтожения несчитанной информации очередной записью.

Если хотя бы в одном из регист" ров 1 имеется информация, подлежащая считыванию, то на второй вход элемен та 12 И поступает разрешающий сигнал единичного уровня с выхода элемента

ИЛИ 14. Импульс чтения через элемент

12 И поступает на вторые входы элементов И второй группы.

Если в i-ом регистре имеется информация, то сигнал единичного уровня с выхода маркерного разряда поступает на второй вход -го элемента И первой группы, Если в данном цикле считывания -й регистр не опрашивался, то сигнал единичного уровня с ичверсного выхода i-го триггера 10 через элемент задержки поступает на первый вход i-ro элемента И первой группы 7. При выполнении двух указанных выше условий сигнал единичного уровня с выхода i-ro элемента И первой группы 7 поступает на первый вход

i-ro элемента И второй группы 9 и на вход i-ro элемента НЕ группы 8.

Сигнал нулевого уровня с выхода i-ro элемента НЕ группы 8 поступает на третий вход (i+1)-го элемента И второй группы 9. Сигнал единичного уров.ня на выходе i-го элемента И второй группы 9 появится только в том случае, когда на всех трех входах его присутствуют сигналы единичного уровня, т.е. при выполнении следующих условий: разрешено чтение данных; в i-ом регистре имеется информация; (i-1)-й регистр либо не содержит информации, либо он уже опрашивался в данном цикле считывания.

Сигнал единичного уровня с выхода

i-го элемента И второй группы 9 поступает на первый вход i-го триггера группы 10 и переводит его в состояние, когда на инверсном выходе сигнал нулевого уровня, а на прямом — единичного, Сигнал нулевого уровня с инверсного выхода i-го триггера поступает на первый вход (i-1)-го элемен" та И четвертой группы 15, где запрещает прохождение сигнала разрешения передачи информации иэ (i-1)-ro регистра через коммутатор 4. Сигнал единичного уровня с прямого выхода

i- ro триггера группы 10 поступает на второй вход х-го элемента И четвертой группы 15, на втором входе которого сигнал единичного уровня с инверсного выхода (i+I)-ro триггера группы 10 ° Сигнал единичного уровня с выхода i-ro элемента И четвертой

5 15 группы 15 поступает на i-й вход управления коммутатора 4 и на вход установки в ноль маркера i-го регистра 1, Данный сигнал разрешает передачу информации из i-го регистра через коммутатор 4 на выход устройства и переводит разряд маркера ь-го регистра 1 в нулевое состояние. Сигнал нулевого уровня с инверсного выхода

i-го триггера группы 10 через i-й элемент задержки группы 16 (время задержки равно длительности импульса чтения) поступает на первый вход

i"ãî элемента И первой группы 7 и блокирует поступление сигнала единичного уровня на первый вход i-ro элемента И второй группы 9. Таким образом, исключается воэможность повторного обращения к i-ому регистру 1 в данном цикле считывания.

Указанная организация управления считыванием обеспечивает последовательное считывание данных из регистров 1, начиная (в общем случае) с первого.

Формирование сигнала единичного уровня, разрешающего считывание дан" ных из и-ro (последнего) регистра 1 (сигнал единичного уровня на выходе и-го элемента И второй группы 9), означает окончание цикла считывания.

Сигнал единичного уровня с выхода и-ro элемента И второй группы 9 поступает на вторые входы триггеров группы 10 и переводит их в состояние, когда на инверсных выходах. сигналы единичного уровня, а на прямых выходах — нулевого. Таким образом, разрешается очередное обращение к регистрам I начиная с первого.

Если ни в одном из регистров I нет информации, подлежащей считыванию, то сигналы нулевого уровня с выходов маркерных разрядов регистров 1 поступают на входы элемента 14 ИЛИ. Сигнал нулевого уровня с выхода элемента

14 ИЛИ поступает на второй вход элемента 12 И и блокирует прохождение импульса чтения. Таким образом, исключается возможность считывания недостоверной информации. Если бы импульс считывания присутствовал на входах элементов И второй группы 9 постоянно, то не исключалась бы вероятность подключения выходов регистров 1 к выходу устройства при неустановившемся процессе замещения информации в регистрах 1 (маркерный раз64695 6 ряд 1, состояние некоторых других еще не соответствует вновь принимаемой информации). Естественная задержка при прохождении сигнала через элемент 14 ИЛИ, элемент 12 И обеспечивает то, что к моменту подключения выходов регистров 1 к выходу устройства процесс замещения информации в

1О ННх завеР

Процессы записи и считывания могут проходить параллельно. В качестве примера рассмотрим одну из возможных ситуаций — все регистры 1 заполнены информацией, !

По импульсу чтения в первую очередь считывается информация из первого регистра 1.

20 Счетчик 2 при наличии освободившегося регистра 1 по очередному импульсу записи переходит из состояния и в состояние 1, на основании чего дешифратор 3 формирует сигнал paspeme25 ния приема информации в первый регистр

В это же время по очередному импульсу чтения возможно считывать информацию иэ второго регистра и т.д.

Формула изобретения

Буферное з апоминающее устройство, содержащее регистры, счетчик, дешифратор, коммутатор, соответствующие информационные входы групп которого соединены с соответствующими выходами регистров, выходы счетчика подключены к входам дешифратора, выходы комму40 TBTopG яВляются информационными Вы ходами устройства, о т л и ч а ющ е е с я тем, что, с целью повыше"" ния быс -родействия и достоверности работы, в устройство введены четыре

45 группы элементов И, группа элементов

НЕ, группа триггеров, группа элементов задержки, элемент И, элемент И-НЕ, элемент ИЛИ, входы которого соединены с входами элемента И-НЕ, соответст50 вующими выходами маркерных разрядов регистров и с вторыми входами элементов И первой группы, первые входы которых соединены с выходами соответствующих элементов задержки группы, вхо5 ды которых подключены к инверсным вы I ходам соответствующих триггеров группы и первым входам соответствующих элементов И четвертой группы, выходы элементов И первой группы соедине1564695

Составитель Ю. Сычев, Редактор А. Чолинич Техред M. Дицьпс Корректор С, Певкун

Подписное

Тираж 482

Заказ 1164

РчИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Пройзводственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 ныхас первыми входами соответствующих элементов И второй группы и с входами соответствующих элементов HF. группы, вы од д-ro элемента HF. группы (где

i=1,2,...,n, n — информационная емко ать устройства) подключен к третьему. входу (i+1)-ro элемента И второй ( гр ппы, вторые входы элементов И второ группы соединены с выходом элемесута И, выходы элементов И второй группы подключены к первым входам соответствующих триггеров группы, вторые входы которых соединены с вы( ходами п-го элемента И второй группы, п- м входом управления коммутатора и в одом установки в пОп маркерного разряда и-ro регистра, прямой выход

intro триггера группы соединен с вторь1м входом i-го элемента И четвертой группы, выход которого подключен к

i-му входу управления коммутатора и входу установки в 0" маркерного разряда i-ro регистра, выходы.дешифратора соединены с. входами синхронизации соответствующих регистров, выход элемента И-НЕ подключен к вторым входам элементов И третьей группы, первый вход первого элемента И третьей группы является входом записи устройства, выход первого элемента И третьей группы соединен с входом синхронизации счетчика, первые входы других элементо И третьей группы являются информационными входами устройства, выходы других элементов И третьей группы соединены с информационными входами регистров, выход элемента ИЛИ соединен с вторым входом элемента И, первый вход которого является входом чтения устройства.