Устройство для деления чисел в форме с плавающей запятой

Устройство для деления чисел в форме с плавающей запятой

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления, в которых применяется поразрядная передача операндов. Цель изобретения - расширение функциональных возможностей устройства за счет деления ненормализованных исходных операндов и повышения достоверности вычисляемых результатов. Устройство выполняет операцию деления как с нормализованными, так и с ненормализованными числами в форме с плавающей запятой, мантиссы которых формируются вне устройства, например в преобразователях поразрядного уравновешивания, и поступают последовательно старшими разрядами вперед на входы устройства, чем обеспечивается достижение поставленной цели. Изобретение также позволяет совмещать во времени процессы поразрядного ввода и вычисления частного, вследствие чего значительно экономится время на получение результата операции деления чисел. Устройство содержит блок деления, сумматор порядков, два дешифратора, триггер, регистр управления, элемент ИЛИ, счетчик нормализации, сумматор нормализации, блок сравнения, регистр порядка частного, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, два регистра мантиссы делимого, два коммутатора, распределитель импульсов, триггер делимого, триггер делителя, счетчик разрядов мантиссы, счетчик и элемент И , которые соединены между собой соответствующим образом. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„,1586340 (51) 5 С 06 F 7/38

Ю

1

l I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕН11ЯМ И ОТНРЫ1 ИЯМ

ПРИ ГННТ СССР, (21) 446,7617/24-24 (22) 29.07 ° 88 (46) 23.05.90. Бюл. - 19 (71) Институт полупроводников АН

УССР (72) А.И.Селезнев (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 662938, кл, Г 06 F 7/52, 1976.

Авторское свидетельство СССР

Р 1012241, кл. r, 06 F 7/38, 1981. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

В ФОРМЕ,С ПЛАВАЮ1(ЕЙ ЗАПЯТОЙ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления, в которых применяется поразрядная передача операндов. Цель изобретения — расширение функциональных возможностей устройства за счет деления ненормализованных исходных операндов и повьппения достоверности вычисляемых результатов. Устройство выполняет операцию деления как с нормализованными,так и с ненормализованными числами в форИзобретение относится к вычислитель1 ной технике и может быть использовано в цифровых вычислительных машинах для деления чисел в форме с плавающей запятой.

Цель изобретения — расширение функциональных возможностей устройства за счет делени» ненормализованных исходных операндов и повьппение достоверности вычисляемых результатов, 2 ме с плавающей запятой, мантиссы которых формируются вне устройства, например в преобразователях поразрядного уравновешивания, и поступают последовательно старшими разрядами вперед на входы устройства, чем обеспечивается достижение поставленной цели. Изобретение также позволяет совмещать во времени процессы поразрядного ввода и вычисления частного,, вследствие чего значительно экономится время на получение результата операции деления чисел. Устройство содержит блок деления, сумматор порядков, два дешифратора, триггер, регистр управления, элемент ИЛИ, счетчик нормализации, сумматор нормализации, блок сравнения, регистр порядка частного, два элемента ИСКЛЮЧАЮЦЕЕ ИЛИ, два регистра мантиссы делимого, два коммутатора, распределитель импульсов, триггер делимого, тригер делителя, счетчик разрядов (иаир мантиссы, счетчик и элемент И, которые соединены между собой соответствующим образом. 1 ил.

На чертеже представлена структурная схема устройства для деления чисел в форме с плавающей запятой.

Устройство содержит входы 1 и 2 . 3 мантиссы делимого, элемент ИСКЛЮЧАЮ- 4

ЦЕЕ ИЛИ 3, первьп. регистр 4 мантиссы делимого, первьп коммутатор 5, второй регистр б мантиссы делимого, вторбй коммутатор 7, ламент ИСКЛЮЧА1Я 1ЕЕ ИЛИ 8 входы 9 и 10 мантиссы

1566340 делителя, триггер 11 делимого, триг"

rep 12 делителя, распределитель 13 импульсов, вход 14 синхронизации, ° блок 15 деления, первый дешифратор 16, триггер 17, .регистр 18 управления, 5 входы 19 и 20 мантиссы частного, элемент ИЛИ 21, блок 22 сравнения, выход

23 сигнала конца операции, регистр 24 порядка частного, сумматор 25 нормализации, счетчик 26 нормализации, элемент И 27, выходы 28;28„порядка частного, сумматор 29 порядков, входы 30-30 и 31„-31 порядков делимого и делителя. соответственно, счетчик

32 разрядов мантиссы, второй дешифратор 33 и счетчик 34, Регистры 4,6.и 18 выполнены сдвигающими, разрядность которых равна

m + 1(m-разрядность мантисс).

Блок 15 деления можно построить, например, с помощью регистров делимого и делителя, блока суммирования, регистра частного, триггера, дешифратора и элемента ИЛИ. Этот известный блок предназначен для деления поспедовательно поступающих, начиная со старших разрядов, мантисс операндов, представленных в избыточной двоичной системе. счисления с цифрами

1,0 и -1 ° В каждом =м цикле вычисле30 ний (где i=1,2,3...) такой блок при последовательном поступлении на его входы разрядов мантисс операндов с весом 2 формирует на своих выходах разряды мантиссы частного с весом 35

2, т.е. разряды мантиссы частного вычисляются с запаздыванием на три цикла. При этом обеспечивается совмещение во времени процессов поразрядного ввода мантисс операндов и их обработки.

Цифры избыточной двоичной системы, с помощью которых представляются раз ряды мантисс исходных операндов и

45 частного, изображены кодом канонической двоичной системы. Так, цифре -1 соответствует наличие сигнала логической единицы на входах 1 или 9 или на выходе 19. Цифре,1 соответствует наличие сигнала логической единицы на входах 2 или 10 или на выходе 20.

Цифре 0 соответствует либо отсутствие сигнала логической единицы на входах

1 и 2 или 9 и 10, а также на выходах 55

19 и 20, либо наличие такого сигнала на каждом входе и выходе перечисленных пар. Другими словами, цифра 0 может быть представлена двоичным кодом 00 либо 11.

Дешифратор 16 служит для распознавания первого значащего разряда мантиссы частного.

Блок 22 сравнения представляет собой стандартную схему сравнения чисел, выполняющую сравнение вычисляемого значения порядка частного с величиной минимального порядка, при котором формируемое частное можно считать рав; ным нулю. Величина такого минимального порядка заранее известна и равна -2 " (где и -1 — разрядность порядка беэ учета знакового разряда).

Для представления порядков операндов и частного используется каноническая .двоичная система счисления .

Значения порядков представляются со знаком с помощью дополнительного кода.

В качестве сумматоров 25 и 29 могут быть использованы стандартные п — разрядные двоичные сумматоры комбинационного типа . Оба сумматора служат для выполнения операции вычитания с учетом знаков слагаемых. Сумматор 29 вычисляет разность порядков делимого и делителя. Для этого у сумматора 29 все и входов второго слагаемого, подключенных к входам

31„- 31„порядка делителя, являются инвертирующими, а на вход переноса младшего разряда этого сумматора подается сигнал логической единицы.

Сумматор 25 определяет разность между числом на выходе сумматора 29 и содержимым счетчика 26. Для этого все п входов первого слагаемого сумматора 25 также являются инвертирующими (они подключены к выходам счетчика 26)..

Счетчик 26 нормализации — это стандартный п — разрядньш реверсивный двоичный счетчик, исходное состояние которого "-4" в обратном .коде.

Счетчики 32 и 34 представляют собой обычные двоичные суммирующие счетчики, коэффициенты счета которых соответственно равны m + 1.

Устройство работает следующим образом.

Перед выполнением операции деления счетчика 32 и 34, все триггеры и регистры устройства устанавливаются в нулевое состояние, а блок 15 и счетчик 26 — в исходное (цепи установки не показаны). Установка очередных

i-х разрядов мантисс операндов на входах 1,2 и 9, 10 устройства в каждом

5 15663

i-м цикле вычисле1п111 происходит под действием синхронизирующих сигналов с входа 14, а именно по спадающему фронту этих сигналов. Кроме того, синхронизирующие сигналы своими спа5 дающими фронтами выполняют как сдвиги на один разряд в регистрах 4,6 и 18, так и запуски распределителя 13, При обработке нормализованных и не равных нулю операндов с появлением синхронизирующих сигналов с входа 14 на выходы 1,2 и 9, 10 поразрядно поступают соответственно коды разрядов начиная со старших разрядов. Одновременно с поступлением на входы 1,2 и 9, 10 первых старших разрядов (с весом 2 1) мантисс операндов их порядки подаются на входы 30 — 30 и 31 — 31. Сум- 20

1 П 1 h матор 29 вычисляет разность поступивших порядков с учетом их знаков. Полученная разность с выходов сумматора 29 выдается на входы второго слагаемого сумматора 25 для последующих 25 преобразований в соответствии со значениями разрядов мантиссы частного, которые в каждом 1. — м цикле вычислений формирует на своих выходах блок 15.

Последний производит вычисления в 0 каждом i-м цикле под управлением трех сигналов от распределителя 13, который, в свою очередь, под действием кахСцого ь.-го синхронизирующего сигнала на своем запускающем входе вырабатывает сле35 дующие друг за другом и неперекрывающиеся во времени три необходимых блока

15 управляющих сигнала.

При поступлении на входы 1, 2 и 9,10 двоичных кодов первых старших значащих разрядов мантисс операндов элементами 3 и 8 на своих выходах вырабатываются сигналы логических единиц, которые устанавливают в единичное состояние триггеры 11 и 12. Дешифратор 33 анализирует состояния триггеров 11 и

1 2 по си нхр о ни зир ующим си гнал ам с входа 14 устройства. Причем на первом выход е д ешифра т ор а 33 сигнал ло гической единицы возникает тогда, когда в единичном состоянии находится триггер 11. Появление сигнала логической единицы на втором выходе дешифратора

33 происходит в том случае, когда триггер 11 находится в нУлевом состоянии, а состояние триггера 12 при этом может быть произвольным.

Если оба триггера 11 и 12 находятся в единичном состоянии, то формирова.

40 б ние сигналов логически- един1111 на вьгходах дешифратора 33 н- прсисхопит.

Для случая нормализованных мантисс состояние счетчика 34 остается нулевым после прихода ервых старших разрядов мантисс операндов и не .изменяется в процессе вычисле1шй. Коммутаторы

5 и 7, имея на своих управляющих входах нулевой двоичны11 код, к своим выходам через свои первые ииформацнонные входы подключают выходы первых разрядов регистров 4 и 6 С выходов коммутаторов- 5 и 7 двоичные коды разрядов мантиссы делимого, задержанные с помощью регистров 4 и 6 на один цикл вычислений по отношению к пвоичным кодам разрядов мантиссы делителя, подаются на входы дел11мс го блока 15.

Задержка разрядов мантиссы делимого несбходима для правильного функ1ц1онирования блока 15, поскольку для него необхоцимо, чтобы делимое было меньше делителя.

Таким образом, по каждому i-му синхронизирующему сигналу двоичный код с входов 1 и 2 запоминается в регистрах 4 и 6 и в следующем цикле с выходов первых разрядов этих регистров через коммутаторы 5 и 7 поступает на входы делимого блока 15. Последний на основе н11и поступающих разрядов мантисс операндов формирует на своих Выходах разряды мантиссы частного с запаздыванием на три цикла вычислений. По каждому i — му синхронизирующему сигналу через выходы 19 и

20 выдаются из устройства коды разрядos мантиссы частного, которое при этом анализируются дешифратором 16.

Причем, если анализируемой цифрой мантиссы частного является О, то дешифратор 16 на своем втором выходе по синхронизирующему сигналу с входа 14 формирует сигнал логической единицы. Этот сигнал поступает на первый вход элемента П 27, на втором и третьемвходах которого в настоящее время. т.е. после прихода первого старшего значащего разряда мантиссы делителя и до появления первого значащего разряда мантиссы частного на выходах блока 15, установлены разрешающие потенциалы логических единиц.

Поэтому сигнал логической единицы с второго выхода дешифратора 16 через элемент И 27 поступает на суммирующий вход счетчика 26 и увеличивает его содержимое на единицу. Прн помо1566340 щи сумматора 25 определяется разность между числом (уменьшаемое) на ныходе сумматора 29 и содержимым (вычитаемое) счетчика 26. ТаМм образом, по

5 каждому разряду вычисляемой блоком 15 мантиссы частного, начиная с первого старшего разряда, равного нулю, осуществляется - меньшение разности порядков на ег<иницу до появления первого значащего разряда.

При получении первого значащего разряда мантиссы частного, равного 1 или -1, дешифратор 16 по синхронизирующему сигналу выдает сигнал логической единицы на своем первом выходе, устанавливая таким образом триггер 17 в единичное состояние. При этом по<.ю явившийся логический нуль на нулевом выходе триггера 17 блокирует прохождение возможных последующих сигналов логической единицы через элемент 27 с второг о выхода дешифратора 16 на суммирующий вход счетчика 26.

Сигнал логической единицы с единич- 5 ного выхода триггера 17 устанавливает в состояние единицы первый младший разряд регистра 18 управления, а также-производит запись в регистр 24 значения откорректированного на суммато- 30 ре 25 порядка частного. Вследствие этого на выходах 28-28 устанавливает( ся порядок еще вычисляемой, но уже нормализованной мантиссы частного, Под действием последующих синхрони35 зирующих сигналов в регистре 18 происходит сдвиг логической единицы от младших разрядов этого регистра к старшим. Это позволяет вести отсчет числа выдаваемых разрядов нормализованной мантиссы частного. Вычисления разрядов мантиссы частного устройством прекращается, когда единица в регистре 18 появляется в его старшем (m +1) = м разряде. При этом че.45 рез выходы 19 и 20 выдано m разрядов нормализованной мантиссы частного.

Признак окончания операции деления формируется с помощью сигнала логической единицы на выходе 23 устройст50 ва по сигналу логической единицы на первом входе элемента KK 21.

Если же в процессе одновременного вычисления мантиссы частного, ее нормализации и соответствующей корректировки порядка частного его значе55 ние на выходах сумматора 25 становится равным значению минимапьно допустимого порядка,, то блок 22 сравпения определяет это и на его выходе устанавливается сигнал логической единицы. Этот сигнал попадает на второй вход элемента ИЛИ 21 и, пройдя через этот элемент, появляется на выходе 23 сигнала конца операции yc".ðoéñòâà, свидетельствуя о том, что

o"нерадив закончена.

Предлагаемое устройство позволяет также выполнять операцию деления ненормализованных операндов и обраба.ывать ситуации, когда одна либо обе мантиссы исходных операндов равны

;:<улю, Такие случаи могут возникать, например, при использовании предлагаемого устройства в контуре управления системой, работающей в реальном времени, В этих условиях работы на входы устройства, как правило, поступают ненормализованные либо даже нулевые операнды, формирующиеся в преобразователях поразрядного уравнонешивания. которые работают синхронно.

Работа устройства для ситуации нулевых мантисс выглядит следующим образом; Если на входы 1,2 и 9, 10 устройства начинают поступать разряды мантисс„ равные нулю, то по каждому 1. — му синхронизирующему сигналу с входа 14 дешифратор 33 на своем втором вь1ходе выдает сигнал логической единицы, который увеличивает каждый раз содержимое счетчика 32 на единицу. Производя отсчет (M + 1) -ro сигнала, счетчик 32 формирует на своем выходе сигнала переполнения логическую единицу. Такой сигнал, пройдя через элемент ИЛИ 21, появляет" ся на выходе 23 устройства, сигнализируя об окончании операции. В этом случае, если мантисса делителя не рав" на нулю, то после появления на входах 9 и 10 первого значащего разряда элементом ИСКЛ(ОЧА10ЩЕЕ ИЛИ 8 будет выдана логическая единица на вход установки в единичное состояние триггера 12, который при этом изменит свое состояние на единичное. Однако дешифратор 33 после этого будет продолжать формирование сигналов логических единиц на своем втором выходе по синхронизируюшим сигналам.

В результате этого будет получен сигнал переполнения счетчика 32,который приведет к выработке элементом ИЛИ 21 сигнала конца операции на выходе 23 усстройства.

iQ l0 му сигналу начинают поступать сигн»вЂ”

9 15663

Сигнал конца операции может быть получен раньше, если на выходах сумматора 25 в процессе ввода мантисс операндов образуется число, равное значению минимально допустимого порядка, что обнаруживается блоком 22, который при сложившейся ситуации на своем выходе устанавливает сигнал лой гической единицы, вызывающей появление аналогичного сигнала на выходе

23. Такая ситуация может возникнуть, поскольку после установки в единичное состояние триггера 12.,на суммирующий вход счетчика 26 начинают проходить сигналы логических единиц через элемент И 27 от второго выхода дешифратора 16, увеличивая содержимое счетчика 26. При этом значение числа на выходах сумматора 25 уменьшает- 20 ся.

Если мантисса делителя равна нулю, а мантисса делимого ненулевая, то с приходом первого значащего разряда мантиссы делимого на выходы 1 и 2 устройства происходит установка в единичное состояние триггера 11 логической единицей с выхода элемента 3.

Теперь счетные сигналы логических единиц начинают поступать на счетный вход счетчика 34 и вычитающий вход счетчика 26 от первого выхода дешифратора 33. Отсчитав m + 1 счетных сигналов, счетчик 34 формирует сигнал переполнения на одноименном выходе в виде логической единицы, которая, 35 пройдя через элемент ИЛИ 21, возникает на выходе 23 устройства.

При делении ненулевых ненормализованньгх мантисс исходных операндов ус- 40 тройство работает следующим образом.

При одновременном появлении первых значащих разрядов мантисс делимого и делителя работа устройства аналогична делению нормализованных ман- 45 тисс.Если первым значащий разряд в процессе поразрядного ввода возникает на входах 1 и 2 разрядов мантиссы делимого стройства, то это определяет элемент 3, на своем выходе формируя логическую единицу.

Этот сигнал устанавливает триггер

11 в единичное состояние. После этого и до момента появления на выходах

9 и 10 первого значащего разряда мантиссы делителя по каждому синхронизирующему сигналу с входа 14 дешифратором 33 на его первом выходе вырабатывается сигнал логической единицы.

Указанный сигггал поступает на вычита" ющий вход счетчика 26, уменьшая его содержимое на единицу, и на счетный вход счетчика 34, увеличивая его содержимое на единицу. Уменьшение со держимого счетчик; 26 приводит к рос-. ту значения числа на выходе сумматора 25, где происходит формирование порядка вычисляемого частного. Таким образом достигается совмегпение во времени процесса поразрядного ввода ненормализованных мантисс H процесса коррекции порядка частного Ic нулевым разрядам мантиссы делителя до прихода на входы 9, 10 первого значащего разряда мантиссы делителя.

Двоичные коды разрядов манти.".сы делимого с входов 1 и 2 последовательно разряд за разрядом по каждому синхронизирующему сигналу вводятся в сдвигающие регистры 4 и 6 ° До момента поступления первого значащего разряда мантиссы. делителя на входы 9 и

i0 с помощью счетчика 34 и коммутаторов 5 и 7 осуществляется слежение за движением кодов разрядов делимого в регистрах 4 и 6. С приходом первого значащего разряда мантиссы делителя на входы 9 и 10 триггер" 1 по сигналу логической единицы с выхода элемента 8 переходит в единичное со стояние, пос:ге чего дешифратор 33;грекращает формировать на своем первом выходе сигналы логических единиц. Содержимое счетчика 34 задает информационньп зход коммутаторов 5 и .7, o6ec." печивая таким образом поступление разрядов мантиссы делимого на входы делимого блока 15 с задержкой на один цикл по отношению к разрядам мантиссы делителя, которые подаются на входь делителя блока 15.Такая задержка необходима для правильной работы блока 15, поскольку при этом достигается условие превьппения мантиссы делителя над мантиссой делггмого. Дальнейший процесс вьгчисления частного апалогичен работе устройства при делении нормализованных операндов.

В том случае, когда первый значащий разряд поступает на входы 9

10 разрядов мантиссы делителя устрой— ства, происходит установка в единичное состояние триггера 12 сигналом логической единицы с выхода элемента Я.

После этого на суммирующий вход счетчика 26 по каждому синхронизируюгпе—

1566 лы логических единиц с второго выхода дешифратора 16 через элемент И 27, на третий вход которого подан разрешающий сигнал логической единицы с выхода триггера 12. Такая коррекция порядка вычисляемого частного.происходит до тех пор, пока на выходах блока 15 не появится двоичный код первого зна ащего разряда мантиссы частного. При получении первого значашего разряда мантиссы частного, равного 1 или -1, дешифратор 16 по синхронизирующему сигчалу выдает сигнал логической единицы на своем первом выходе, устанавливая триггер 17 в единичное состояние. Порядок частного с выходов сумматора 25 запоминается в регистре 24 по сигналу логической единицы с единичного выхода триггера 17. Далее, как и при обработке нормализованных мантисс исходных операндов, осуществляется вычисление и поразрядная выдача через выходы 19 и 2Q остальных разрядов мантиссы частного.

При делении устройством как нормализованных, так и ненормализованных исходных операндов, для представления мантисс которых используется избыточная двоичная система счисления с цифрами 1,0 и -1 (цифры системы счисления меньше ее основания), мантисса частного также представляется в избыточной двоичной системе.

Поэтому знаком мантиссы частного является знак первого старшего значащего разряда, так как он обладает наи-1 большим весом 2 и в отличие от других разрядов мантиссы частного сохраняет ее знак.

Предлагаемое устройство позволяет выполнять операцию деления в тех случаях, кбгда исходные операнды нормализованы, исходные операнды ненормализованы, один либо оба исходных операнда равны нулю.

Формула из о брет ения

Устройство для деления чисел в форме с плавающей запятой, содержащее блок деления, сумматор порядков, первый дешифратор, триггер, регистр управления, элемент ИЛИ, счетчик нор мализации, сумматор нормализации, блок сравнения, регистр порядка частного и первый регистр мантиссы дели340 12 мого, причем входы порядков делимого и делителя устройства соединены с первой и второй группами входов сумматора порядков соответственно, выходы счетчика нормализации соединены с первыми информационными входами сумматора нормализации, выходы которого соединены с информационными входами блока сравнения и регистра порядка частного, выходы которого являются выходами порядка частного yc;iройства, первый и второй входы мантиссы телителя устройства соединены с первым и вторым входами делителя соответственно блока деления, выходы которого соединены с выходами мантиссы частного устройства и входами первого дешифратора, первый выход кото20 рого соединен с входом установки в

"1"триггера, прямой выход которого соединен с входом разрешения записи регистра порядка частного и входом установки в "1" младшего разряда ре25 гистра управления, выход старшего разряда которого соединен с первым входом элемента HJIH, второй вход которого соединен с выходом блока сравнения, выходы сумматора порядков соединены

3р с вторыми информационными входами сумматора нормализации, вход синхронизации устройства соединен с управляющим входом первого дешифратора и входом разрешения сдвига регистра управления, 35 отличающее ся тем, что, с целью расширения функциональных возможностей устройства за счет деления ненормализованных исходных операндов и повышения достоверности вычис4Q ляемых результатов, в него введены два элемента ИСКЛМЧАИЩЕЕ ИЛИ, второй регистр мантиссы делимого, два коммутатора, ра.спределитель импульсов, второй дешифратор, триггеры делимого

45 и делителя, счетчик разрядов мантиссы,, счетчик и элемент И, выход которого соединен с суммирующим входом счетчика нормализации, вычитающий вход которого соединен с первым входом

50 второго дешифратора и счетным входом счетчика, информационные выходы которого соединены с управляющими вхо- дами первого и второго коммутаторов, выходы которых соединены с первым .и вторым входами делимого блока деления, первый вход мантиссы делимого устройства соединен с входом последовательного ввода первого регистра мантиссы делимого и первым входом первого эле11

Составитель Н.Маркелова /

Техред И.Ходанич Корректор М.1Пароши и

Редактор Н.Тупица

Заказ 1221 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул..Гагарина, 101

l3 15 мента ИСКЛЯММПЕЕ Ы!И, второй вход которого соединеп с вторым входом ман тиссы делимого устройства и входом последовательного ввода второго регистра мантиссы делимого, выходы разрядов первого и второго регистров мантиссы делимого соединены с информационными входами первого и второго коммутаторов соответственно, первый и второй входы мантиссы делителя соединены с первым и вторым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом установки в "1" триггера делителя, инверсный выход которого соединен с первыми входами элемента И и второго дешифратора,. второй вход которого соединен с выходом триггера делимого, вход установки в " 1" которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход второго дешифратора соединен со счетным входом

663 О l4 счетчика разрядов мантиссы, выход переполнения котброго coсдинен с тр:..-.ьим входом элемента ИЛИ, четвертый вход которого соединен с выходом перепол" нения счетчика, выход элемента ИЛИ соединен с выходом сигнала конца операции устройства, второй выход первого дешифратора соединен с вторым вхо

О дом элемента .И, первый выход распределителя импульсов соединен с входом разрешения приема делителя блока деления, вход разрешения приема делимого блока деления соединен,с вторым выходом распределителя импуль" сов, третий выход которого соединен с входом выделения частного блока деления, вход синхронизации устройства соединен с входами разрешения сдвига

2О первого и второго регистров мантиссы делимого, управляющим входом второго дешифратора и запускаюшим входом распределителя импульсов.