Декодер мажоритарного двоичного кода

Декодер мажоритарного двоичного кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи цифровой информации позволяет повысить информативность за счет снижения избыточности декодируемого кода. Декодер содержит кольцевой регистр 2, формирователь 3 проверок, мажоритарный элемент 4, счетчик 9 импульсов, элемент 13 памяти, элементы И 14-16 и элемент ИЛИ 17. Благодаря введению преобразователя 1 последовательного кода в параллельный, блока 5 синхронизации, элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ, элементов 7,8 задержки, блока 10 сравнения с порогом, буферного регистра 11 и триггера 12 в декодере обеспечивается декодирование кода (N, K+1), обладающего меньшей избыточностью, чем код (N, K) прототипа. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„15664 (5))5 H 03 М 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ С8ИДЕТЕЛЬСТВУ (21) 4484880/24-24 (22) 14.06.88 (46) 23.05.90. Бюл. !! 19 (72) А.Б.Царев, А.С.Данилин, С.Л.Портной, А.Л.Сартаков, А.С.Скороваров и А.Е.Тузков (53) 681.325:621.394.14(088.8) (56) Авторское свидетельство СССР !! 866763, кл. Н 04 L 1/08, 1979.

Авторское свидетельство СССР по заявке Ф 4176676/24, кл. Н 03 М 13/00, 1987.

Зарубежная радиоэлектроника, !985, !

1- 7, с.7, рис.3.

Авторское свидетельство СССР

N- 1005059, кл. H 04 L 17/30, 1981. (54) ДЕКОДЕР МАЖОРИТАРНОГО ДВОИЧНОГО

КОДА (57) Изобретение относится к вычисли4 тельной технике и технике связи. Его использова п»е в системах передачи цифровой информации позволяет повысить информативность за счет снижения избыточности декодируемого кода. Декодер содержит кольцевой регистр 2, формирователь 3 проверок, мажоритарньп» элемент 4, счетчик 9 импульсов, элемент 13 памяти, элементы И 14-16 и элемент 11Л)! 17. Благодаря введению преобразователя 1 последовательного кода в параллельньп», блока 5 синхронизации, элемента ИСК.1%ЧА!0ЩЕЕ ИЛИ 6, элементов 7, 8 задержки, блока 10 сравнения с порогом, буферного регистра Il и триггера 12 в декодере обеспеCJ чивается декодирование кода (n, k+ I ), обладающего меньюей избыточностью, 1566488

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи цифровой информации.

Цель изобретения — повышение ин5 формативности за счет снижения избыточности декодируемого кода.

На фиг.l приведена функциональная схема декодера; на фиг.2 — блок синхронизации; на фиг.3 — временные диаграммы работы.

Декодер мажоритарного двоичного кода содержит преобразователь 1 последовательного кода в параллельный, 15 кольцевой регистр 2, формирователь 3 проверок, мажоритарный элемент 4, блок

5 синхронизации, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, первый 7 и второй 8 элементы задержки, счетчик 9 импульсов, блок 10 сравнения с порогом, буферный регистр 11, триггер 12, элемент 13 памяти, первый 14, второй 15 и третий элементы И и элемент ИЛИ 17.

Преобразователь I последовательно- 25

ro кода в параллельный представляет собой регистр сдвига.

Формирователь 3 проверок служит для получения проверочных символов иэ принятого слова в соответствии с правилами кодирования принимаемого кода и является блоком иэ d-1 сумматоров по модулю два, где d — число проверок кода (n, k, 2t+2), каждый из этих сумматоров имеет четное число

35 и-1 входов 1

d-!

Блок 5 синхронизации может быть реализован (фиг, 2) на резонансном усилителе 18, первом усилителе-ограничителе 19 фазовом детекторе 20, фильтре 21 нижних частот, перестраиваемом генераторе 22 частоты, втором усилителе-ограничителе 23, счетчике

24 импульсов, дешифраторе 25 н дифференцирующем элементе 26. На фиг.2 показаны первый 27 и второй 28 выходы блока 5. Элемент 13 памяти — D триггер.

На фиг.3 обозначены следующие сиг" налы: е — синхросигнал ф на втором выходе 28 блока 5 синхронизации; О— тактовая последовательность F на первом выходе 27 блока 5 синхронизации;

Э - код на всех параллельных выходах

55 кольцевого регистра 2; — код на выходах формирователя 3 проверок; утактовая последовательность F на выходе первого элемента 7 задержки; е— сигнал на выходе первого элемента

И 14; — число тактовых импульсов, подсчитываемых счетчиком 9; - информация в буферном регистре ll и сигнал на первом и втором выходах блока 10 сравнения с порогом; к — информация в элементе 13 памяти; n— код на выходе элемента ИЛИ 17; ® суммирование по модулю два; р -ошибочный символ.

В декодере используется код (n, k+1, 2t+1), который должен быть прозрачным (n — длина кода; k — число информационных символов; 2t+1 — число разделенных проверок).

Декодер мажоритарного двоичного (n, k+1, 2t+1) кода работает следующим образом.

Временная диаграмма работы декодера рассмотрена на примере декодирования циклического кода Хемминга М(7,4).

k+1

Принимая со скоростью двоичи ная информация поступает на вход преобразователя I в последовательной форме информационными разрядами вперед. Под действием тактовой частоты

F, поступающей иэ блока 5 синхронизации, осуществляется продвижение кодового слова влево. После того, как все кодовое слово длиной в и символов запишется в преобразователь l из блока 5 синхронизации приходит синхросигнал ф, соответствующей границе кодового слова. По этому сигналу осуществляется параллельная перезапись кодового слова из преобразователя I в кольцевой регистр 2. Для обеспечения надежной перезаписи кодового слова в регистр 2 блок 5 синхронизации обеспечивает задержку тактовой последовательности F относительно синхросигнала ф на время, необходимое для надежной параллельной записи кодового слова в регистр 2. Далее в кольце— вом регистре 2 под действием тактирующей последовательности F oc ществляется циклический сдвиг принятого кодового слова. При этом на параллельных выходах регистра 2 последовательно появляются циклические сдвиги принятого кодового слова, n-I разрядов регистра 2 подключены к формирователю 3, обеспечивающему формирование нетривиальных проверок, Один раз1 5664 аа а + а9

5 а = а + а (2) n = ив (6) П1= С! (7) п 7 Nñ÷ 9 7. I(, °

2 (4) 40

n,2 — " 0+I I. (9) и = 7-1 = 6; ряд, участвующий в тривиальной проверке, имеет вид а (1) и исключается, т ° к ° не вносит допол5 нительной информации об ошибках в кадавом славе.

Формирователь 3 проверок осуществляет суммирование по mod 2 некоторых иэ и-1 разрядов регистра 2 для получения d-1 нетривиальных разделенных проверок (для случая, если входной

M (п,k) код имеет систему разделенных проверок). Для кода M(7,3), являющегося дуальным к принимаемому коду

М(7,4), система разделенных проверок имеет вид

На фиг.3 представлены в цифровой форме d 1 выходов формирователя 3 25 проверок, сформированные в соответствии в системой (2). Мажоритарный элемент 4 на d-1 входов формирует на своем выходе сигнал в том случае, 30 если не меньше чем — иэ d-1 прове2 рок оказываются выполненными. В предлагаемом декодере достаточно выполнение 2 из 3 проверок. На выходе мах х

35 жоритарного элемента 4 появляется переданное кодовое слово, если число ошибок в принятом кодовом слове где (х 1 — взятие целой части в сторону уменьшения числа.

На фиг.3 в пятом цикле показано исправление одиночной ошибки. Так как 45 алфавит М(п,k+I) кода содержит алфавит M(n,k) кода и инверсный ему алфавит, то в случае приема кодового слова, принадлежащего инверсии алфавита

M(n,k) кода, на выходе мажоритарного элемента 4 формируется кодовое слово, инверсное переданному (фиг.3, второй цикл для случая отсутствия ошибок и третий цикл для случая одиночн и ошибки). ринятое кодовое слово с выхода регистра 2 и исправленное кодовое слово с выхода мажоритарного элемента 4 поступают на два входа элемента ИСКЛО88 6

ЧА1!!ЩЕЕ ИЛИ 6 (сумматора по шой 2).

f! !!

На е г о выходе уровень лог ич е с кои 1 появляется только в случае не с овпадени я сигналов на ег о входах . Единичный уровень с выхода элемента 6 р а зр еша е т прохождение через элемент И 1 4 ! тактирующей последовательности F задержанной элементом 7 задержки относительно последовательности F на время .э + <, ЭЗ Э4 (5) где — время задержки формироватеээ ля 3 проверок; время задержки мажоритарно3f го элемента 4 на счетный вход счетчика 9 °

Таким образом, двоичное число, saписанное в счетчике 9 за время декодирования одного кодового слова, рав" но числу несовпавших символов в принятом и декодираванном кодовых словах.

Двоичное число иэ счетчика 9 в параллельной форме поступает в блок 10 сравнения с порогом. В случае использования кода только для исправления ошибок в блоке IO сравнения с порогом устанавливаются два порога где t — исправляющая способность кода.

В случае, если число в счетчике 9 удовлетворяет выражению синхросигнал !! проходит с входа С блока 10 на его первый выход и устанавливает триггер )2 в "1".

В случае, если число в счетчике 9 удовлетворяет выражению

О N c!! g < г. (8) синхрасигнал ф проходит с входа С блока 10 на его второй выход и уотанавливает триггер 12 в "О".

Для кода М(7,4) Одновременно с работой счетчика 9 осуществляется запись исправленного кодового слова в буферный регистр и продвижение по нему кодового слова путем тактирования регистра 11 тактовой последовательностью F . .После и-го тактового импульса от начала кодового слова первый информационный разряд кодового слова « оказываетl 566488 ся записанным в последнем (самом правом) разряде регистра 11.

Далее синхросигнал ф, проходя через блок 10 сравнения с порогом, устанавливает триггер 12 в зависимости от выполнения условий (7) или (8) в

"1" или "0" соответственно. За синхросигналом Ф ближайший к нему тактовый импульс последовательности F переписывает состояние последней ячейки регистра ll в элемент 13 памяти. В зависимости от того, на какой из элементов И 15 или 16 подан единичный потенциал с выходов триггера 12, пря- 15 мой или инверсный сигналы с выходов элемента 13 памяти проходят на выход устройства через элементы И 15 или

16 и ИЛИ 17.

Таким образом, если переданное кодовое слово принадлежит инверсному алфавиту М(п,k) кода, на выходе мажоритарного элемента 4 оно появляется

/ исправленным, но в инверсном виде.

При этом в случае выполнения условия 25 (7) триггер 12 разрушает прохождение на выход устройства исправленного кодового слова с инверсного выхода элемента 13 что соответствует переданному слову. 30

В случаях невыполнения условий (7) и (8) декодер ошибается (фиг.3 четвертый цикл возникновения двухкратной ошибки, превышающей исправлякицую способность кода М(7,4).

Предлагаемый декодер по сравнению с известным обеспечивает уменьшение на единицу избыточности декодируемой информации и соответствующее повышение удельной скорости принимаемой ин- 40 формации. Полученный относительный выигрыш по избыточности и скорости определяется выражениями элемента И и тактовому входу буферно"

45 го регистра, выход мажоритарного эле(ав

n-k

1 (3 е

55

Формула и э обре т е н и я

Декодер мажоритарного двоичного кода, содержащий кольцевой регистр, параллельные выходы которого соединены с входами формирователя проверок, выходы которого подключены к входам мажоритарного элемента, счетчик импульсов, элемент памяти, элементы И и элемент ИЛИ, о т л и— чающий с я тем, что, с целью повышения информативности за счет снижения избыточности декодируемого кода, в декодер введены буферный регистр, триггер, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, элементы задержки, блок сравнения с порогом, блок синхронизации и преобразователь последовательного кода в параллельный, информационный вход которого объединен с входом блока синхронизации и является входом декодера, первый выход блока синхронизации подключен к входу первого элемента задержки и тактовым входам элемента памяти, кольцевого регистра и преобразователя последовательного кода в параллельный, выходом которого соединены с установочными входами кольцевого регистра, последовательный выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом первого элемента И, выход котороro подключен к счетному входу счетчика импульсов, второй выход блока синхронизации соединен с входом раэрешения записи кольцевого регистра, тактовым входом блока сравнения с порогом и входом второго элемента задержки, выход которого подключен к входу обнуления счетчика импульсов, выходы которого соединены с информационными входами блока сравнения с порогом, первый и второй выходы которого подключены соответственно к установочному входу и входу обнуления триггера, прямой и инверсный выходы которого соединены с первыми входами соответственно второго и третьего элементов

И, выход первого элемента задержки подключен к второму входу первого мента соединен с вторым входом эле-, мента ИСКЛЮЧАЮЩЕЕ ИЛИ и информационным входом буферного регистра, выход которого подключен к информационному входу элемента памяти, инверсный и прямой выходы которого соединены с вторыми входами соответственно второго и третьего элементов И, выходы которых подключен к входам элемента

ИЛИ, выход которого является выходом декодера.

Фиг 2 а

Д F о

10+ 3

< с авэо

01

01

11

r o оо

1011

1011

1011

О1

01 о о оа

0 О

1О

7 1 а1

101 о 10

100

1О

1011

10

roo о 0

1ОО

r D1r

О1

1Î

011

О1

Ю

$ и а к м к

0 0

D1 1 оо

ro1

{ c

1 а а 1 а ю 1 1 о о о 1 1 о а1 а а я а r Qgj r Q

Составитель О.Ревинская

Техред M.Дидык Коррект р M.Кучерявая

Реда к то р И. Шулла

Тирах 661

Закаэ 1229 Полннсное

1ЬНЖ1ПИ Г >с дарственного ком тета по изобретения.< и ткрытия", r:1 и ГКНТ СССР

11303 5, 11 скво, Ж-35, Раушскся наб ., 11роиэводственно-изобате..тьс кий комбин iT "1{атент", г. Уir,г р, ..",. i a -арина, 101

1 з

J ю

f о

О 11

1r I

11 О

О01

or0

1о1

r 0

0r

1 0

01

011

r0r

O11

» о

001 о о

I о