Устройство для передачи и приема цифровых сигналов

Устройство для передачи и приема цифровых сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости. Устройство для передачи и приема цифровых сигналов содержит на передающей стороне источник 1 цифрового сигнала, формирователь (Ф) 5 тактовых импульсов, Ф 8 синхросигнала, триггер 10, согласующий блок 14, а на приемной стороне получатель 22 цифрового сигнала, блок выделения 23 синхросигнала, согласующий блок 24, фильтр 25, Ф 26 импульсов, эл-т И 27, триггеры 30, 31 и 32, одновибраторы 33 и 34, резонансный блок 36, инвертор 37 и приемник 45 тактового сигнала. Для повышения помехоустойчивости в устройство введены на передающей стороне дешифраторы 2 и 7, дифференцирующий блок 3, эл-т ИЛИ 4, Ф 6 импульсов, коммутаторы 9 и 13, регистры 11 и 12 сдвига, шифратор 15, блоки 16, 17 и 18 буферной памяти и сумматоры 19, 20 и 21 по модулю два, а на приемной стороне эл-ты И 28 и 29, одновибратор 35, дифференцирующие блоки 38 и 39, счетный триггер 40, регистр 41 сдвига, блок буферной памяти 42, декодер 43 и эл-т ИЛИ-НЕ 44. 2 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК цццц Н 04 ?, 5/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИ4ЕТЕЛЬСТВУ

С:

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4449178/24-09 (22) 27.06.88 (46) 23.05.90. Бюл. Ф 19 (71) Новосибирский электротехнический институт связи им. H.Ä.Ïñóðöåâà (72) В.Б.Малинкин, Г.Н.Попов и Д.В.Кожевников (53) 621.394.6(088.8) (56) Авторское свидетельство СССР

II 978375, кл. Н 04 L 5/14, 1980.

I (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ЦИФРОВЫХ СИГНАЛОВ (57) Изобретение относится к электросвязи. Цель изобретения — повышение помехоустойчивости. Устр-во для передачи и приема цифровых сигналов содержит на передающей стороне источник

I цифровоro сигнала, формирователь (Ф) 5 тактовых импульсов, Ф 8 синхросигнала, триггер 10, согласующий блок

„„SU„„1566499 А 1

14, а на приемцой стороне получатель

22 цифрового сигнала, блок выделения

23 синхросигнала, согласующий блок

24, фильтр 25, Ф 2б импульсов, эл т

И 27, триггеры 30, 31 и 32, одновибраторы 33 и 34, резонансный блок 36, инвертор 37 и приемник 45 тактового сигнала. Для повышения помехоустойчивости в устр-во введена> на передающей стороне дешифраторы 2 и 7, дифференцирующий блок 3, эл-т ИЛИ 4, Ф 6 импульсов, коммутаторы 9 и 13, регистры 11 и !2 сдвига, шифратор 15, блоки 16, 17 и 18 буферной памяти и сумматоры

19, 20 и 21 по модулю два, а на приемной стороне эл-ты И 28 и 29, одновибратор 35, дифференцирующие блоки

38 и 39, счетный триггер 40, регистр

41 сдвига, блок буферной памяти 42, декодер 43 и эл-т ИЛ11-НЕ 44. 2 з.п. ф-лы, 3 ил., 2 табл.

1566499

Изобретение относится к электрасвяэи и может быть использовано для передачи данных.

Цель изобретения — повышение поме5 хоустойчивости.

На фиг.) изображена структурная электрическая схема предложенного устройства; на фиг.2 — структурная электрическая схема шифратора; на фиг.3 структурная электрическая схема декодера.

Устройство для передачи и приема цифровых сигналов содержит на передающей стороне источник 1 цифрового 15 сигнала, первый дешифратор 2, дифференцирующий блок 3, элемент ИЛИ 4, формирователь 5 тактового сигнала, ° формирователь 6 импульсов, второй дешифратор 7, формирователь 8 синхроимпульсов, первый коммутатор 9, триггер 10, первый Il и второй 12 регист1 ры сдвига, второй коммутатор 13, выходной согласующий блок 14, шифратор

15, первый 16, второй 17 и третий 18 25 блоки буферной памяти, первый 19, второй 20 и третий 21 сумматоры по модулю дна, а на приемной стороне получатель 22 цифрового сигнала, блок

23 выделения синхросигнала, входной согласующий блок 24, фильтр 25, формирователь 26 импульсон, первый 27, второй 28 и третий 29 элементы И, первый 30, второй 31 и третий 32 триггеры, первый 33,второй 34 и третий

35 одновибраторы, резонансный блок 36,, 35 инвертор 37, первый 38 и второй 39 диф- ференцирующие блоки, счетный триггер

40, регистр 41 сдвига, блок 42 буферной памяти, декодер 43, элемент

ИЛИ-HE 44 и приемник 45 тактового сигнала.

Шифратор содержит дешифратор 46 и первый 47, второй 48, третий 49 и четвертый 50 элементы ИЛИ.

Декодер содержит дешифратор 51, первый 52, второй 53 и третий 54 элементы ИЛИ.

Устройство работает следующим образом.

Поток логических "0" и "1" с выхода источника 1 цифрового сигнала поступает на вход регистра 11 сдвига, состоящего иэ трех последовательно включенных триггеров (не показаны).

При записи информации с выхода источ55 ника l цифрового сигнала в первый триггер информация с выхода первого триггера переписывается во второй триггер, иэ второго — н третий. Запись двоичных нулей и единиц в регистр II сдвига производится задним фронтом тактовой последовательности, подаваемой с первого выхода формирователя 6 импульсов. Таким образом, информация с выхода источника 1 цифрового сигнала оказывается последовательно записанной на трех тактоных интервалах н регистре II сдвига. С приходом положительного фронта с третьего выхода формирователя 6 импульсон сигнал с выхода регистра Il сдвига переписывается в блок 16 буферной памяти. В блоке 16 буферной памяти передаваемый сигнал на трех тактовых интервалах хранится в параллельном виде в виде трехраэрядного числа. Хранение подобных трехразрядных чисел произнодится н течение одного цикла преобразования. Далее трехразрядные числа передаваемого сигнала поступают на вход шифратора 15.

Порядок работы шифратора 15 приведен в табл.1.

При появлении двоичной трехразрядной комбинации на входе дешифратора

46 на одном иэ восьми его выходов появляется сигнал логической "1". Например, если нходная трехразрядная комбинация равна 000, то логическая

"I" появляется на ныходе "0" дешифратора 46. При появлении комбинации

1!1 выходной сигнал логической "1" поянляется на выходе "7" дешифратора 46.

Пользуясь табл.l, можно увидеть, что двоичная комбинация 000 должна превратиться н сигнал 02д(подстрочные индексы означают систему счисления ). Так как на практике испальэуются устройства с двумя устойчивыми состояниями, то сигналу 02З в троичной системе счисления соответствует сигнал 0010 в двоичной системе счис2 ления.

Шифратор 15 в динамике работает следующим образом. В момент t в бло1 ке 16 буферной памяти записывается комбинация 1002, которая в соответствии с табл.l должна превратиться в сигнал 11> или 01012. Так как входная двоичная комбинация на входе дешифратора 46 равна 100, то на четвертом выходе последнего появляется логическая "1". Данный сигнал логической "I", пройдя через элементы ИПИ 48-50 появ.1566499

Блоки 17 и 18 буферной памяти тактируются той же тактовой частотой, что и регистр 12 сдвига.

Таблица работы сумматоров 19 и 20 по модулю два приведена н табл.2 ° ляется на выходе шифратора 15 комбинацией 0101 . Аналогично работает устройстно и при других входных комбинациях. Перекодированные н соответствии с табл.1 передаваемые символы далее поступают на вход коммутатора 13. На управляющий третий вход коммутатора

13 подается тактовая синхрочастота с первого выхода формирователя 6 импульсов. При управляющем сигнале на входе коммутатора 13, равном логической 1, на выход коммутатора сигналы элементов 49 и 50, а при логическом 0 на выход коммутатора 13 проходят сигналы с выходов элементов ИЛИ 47 и 48. Поэтому в первую половину цикла преобразования с момента t и до t на выход коммутатора 13 подается первый троичный символ, и во вторую по- 20 ловину цикла подается второй троичный символ.

Таким образом, на выходе коммутатора 13 появляется последонательно закодированные символы троичной сис- 25 темы счисления, соответствующие двоичным символам, поступающим от источника сообщений. Троичные символы а,а а (где а, а е (О, I, 2)) затем поступают на нход регистра 12 сдвига, в котором производится последователь- ная запись и хранение двух троичных символов. На выходе регистра 12 сдвига включен дешифратор 7, который вы-деляет из восьми возможных комбинаций три комбинации, равные соответственно, 02, ll, 21 . При появлении на выходе регистра 12 сдвига данных комбинаций на одном из трех выходов дешифратора 7 появляется логический "О". Сиг- 40 налы с трех выходов дешифратора 7 объединяются в элементе ИЛИ 4. Таким образом если на выходе регистра 12 сдвига появляется одна из трех комбинаций, то на выходе элемента ИЛИ 4 появляется логический "0", а в остальных случаях на выходе элемента ИЛИ 4 логическая "1". Сигнал с выхода элемента ИЛИ 4 далее поступает на один из входов сумматора 19 и 20 по модулю два, на другие входы которых поступают сигналы с выходов блоков 17 и 18 буферной памяти.

Выходной сиг нал с выходов сумматора 19 и 20 по модулю дна вновь записывается в блоки 17 и 18 буферной памяти. Их состояние опрашивает коммутатор 9. В первый момент времени при включении питания н блоках 17 и 18 буферной памяти должна быть обязательно разная информация. Это достигается тем, что на их установочные

R- u S-входы подаются кратковременно импульсы установки (не показано).

Сигнал с выхода коммутатора 9 подается на сумматор 21 по модулю два. На управляющий второй вход сумматора 21 по модулю дна подается управляющий сигнал, который вырабатывается в триггере 1О с помощью дешифратора 2 и дифференцирующего блока 3, который формирует короткие импульсы. Дешифратор 2 дешифрирует троичные двойки с выхода регистра 12 сдвига. Как только на выходе регистра 12 сдвига появляется троичная двойка, на выходе дешифратора 2 появляется логическая "l", в остальных случаях на выходе дешифратора 2 — логический "О". Сигнал с выхода дешифратора 2 подается на первый информационный вход триггера 10 на (тактовый) второй вход которого подана синхрочастота. С второго выхода дешифратора 2 появляется логическая "1", задним фронтом тактовой последовательности она записывается в триггер 10. Триггер 10 находится н единичном состоянии 1/4 периода цикла преобразования и после этого принудительно обнуляется импульсом с выхода дифференцирующего блока 3. Далее, управляющий сигнал с выхода триггера 10 складывают по модулю дна с сигналом на выходе коммутатора 9 в сумматоре 21 по модулю два и подают в выходной согласующий блок 14. Вы— ходной согласующий блок 14 преобразует логическую 1 с выхода сумматора 21 по модулю дна н сигнал +n, а логический О н сигнал -и.

Сигнал 2В2Т-ОВС, прошедший физическую цепь, входной согласующий блок

24 и фильтр 25, поступает на формирователь 26 импульсон, преобразующий переходы в импульсную последовательность. Нуль-переходы принимаемого сигнала существуют н середине каждого троичного символа (за исключением троичных нулей). Помимо этого нульпереходы существуют по краям троичных единиц. Из последовательности импуль1566499 сов с помощью сигнала одновибратора

33 резонансный блок 36 и инвертор 37 восстанавливают тактовый сигнал, который далее подается в приемник 45 тактового сигнала. Благодаря обратной

5 связи с выхода инвертора 37 на второй вход одновибратора 33 и инерцинности резонансного блока 36 иэ смеси импульсов с выхода формирователя 26 импуль- 10 сов выделяются только импульсы, расположенные в середине тактовых интервалов и отсутствующие при передаче троичных нулей. Тактовый сигнал резонансного блока 36 пропускает через элемент И 27 импульсы формирователя

26 импульсов, возникающие на границах тактовых интервалов принимаемого сигнала. В одновибраторе 34 происходит увеличение длительности импульсов для уверенного приема, а перезапись положительными переходами тактового сигнала в триггер 30 позволяет восстановить длительности сигналов. Отсутствие переходов в середние такто- 25 вых интервалов при передаче троичных нулей и, соответственно, высокий уровень напряжения на выходе одновибратора 33 в моменты положительных переходов сигнала резонансного блока 36 позволяют в триггере 31 восстановить импульсы троичных нулей. Для выделения синхросигнала сигнал с выхода т триггера 32 задерживают во втором триггере 31. Состояние триггеров 31 и

32 контролирует элемент ИЛИ-НЕ 44.

Как только следуют подряд два нулевых сигнала, на выходе элемента ИЛИ-НЕ 44 появляется высокий потенциал. С помощью дифференцирующего блока 38 вы- 4р деляется передний фронт сигнала. Данный короткий импульс используется для поддержания синфаэности синхрочастоты. Синхрочастота получается путем деления на два тактовой частоты в 45 счетном триггере 40. При появлении короткого импульса на выходе дифференцирующего блока 38 счетный триггер

40 принудительно устанавливается в нулевое состояние, тем самым поддер- 50 живается синфаэность циклового сигнала. Дифференцирующим блоком 39 выделяются передние и задние фронты циклового синхросигнала и подаются на вход одновибратора 35, В элементах И 28 и 29 производится декодирование троичных сигналов (нулей, единиц и двоек). Действительно, при появлении нулевого сигнала на выходе триггера 31 на выходах элементов И 28 и 29 логические "0". Следовательно, принимается троичный нуль. При появлении на выходе триггера 31 логической "1" элементами И 28 и 29 производится опрос состояния триггера 30.

Ведется опрос прямого и инверсного сигналов на выходе триггера 30. В случае появления логического 0 на прямом выходе 0 (на инверсном — единица), на выходе элемента И 28 — логический "0", а на выходе элемента

И 29 логическая "1". Появляется комбинация Ol — троичная единица. В случае появления логической "1" на прямом вьжоде триггера 30 появляется комбинация 10 — троичная двойка. Сигналы троичной системы счисления записываются в регистр 41 сдвига. Запись производится задним фронтом импульснои последовательности с выхода одновибратора 35. Сигналы с выхода регистра 41 сдвига задним фронтом цикловой синхрочастоты переписываются в блок 42 буферной памяти. Далее два троичных символа (моменты t

t>.. .,t „ ) демодулируются в декодере 43, порядок работы которого обратен порядку работы шифратора 15 на передающей стороне и для дешифрации можно воспользоваться табл.1. При появлении троичной комбинации 11 на выходе блока 42 буферной памяти на выходе дешифратора 51 (выход II) появляется высокий потенциал (логическая "1"). Данный сигнал через элемент

ИЛИ 54 выдается на выход декодера 43 в виде комбинации 100,. Данная двоичная комбинация выдается получателю

22 цифрового сигнала, на выходе блока

42 буферной памяти появляется комбинация 20, которая аналогично дешифрируется в комбинацию 111 и т.д. Таким образом, на приемной стороне демодулированы передаваемые сообщения и выданы получателю 12 цифрового cur, íàëà, который по своему усмотрению может их использоватЬ в параллельном виде либо считать информацию последовательно.

Формула изобретения

l. Устройство для передачи и приема цифровых сигналов, содержащее на передающей стороне источник цифрового сигнала, формирователь синхросигнала, 1566499!

О сон, выход которого соединен с первым входом первого элемента И и с первым входом первого одновибратора, второй вход которого подключен к выходу инвертора, к входу приемника тактового сигнала и к первому входу первого триггера, второй вход которого подключен к выходу второго одновибратора, нход которого подключен к выходу перного элемента И, второй вход которого соединен с входом инвертора, с первым входом второго триггера и с выходом резонансного блока, вход которого подключен к выходу первого одновибратора и к второму входу второго триггера, выход которого соединен с первым входом третьего триггера, получатель цифрового сигнала и блок выделения синхросигнала, о т л и ч аю щ е е с я тем, что, с целью понышения помехоустойчивости, введены на передающей стороне три блока буферной памяти, три сумматора по модулю два, два регистра сдвига, шифратор, два коммутатора, дифференцирующий блок, два дешифратора и элемент ИЛИ, выход которого соединен с первыми входами первого и второго сумматорон по модулю два, выходы которых подключены к сигнальным входам соответственно второго и третьего блоков буферной памяти, ныходы которых соединены соотнетственно с перным и вторым нходами первого коммутатора, выход которого соединен с первым входом третьего сумматора по модулю два, нторой вход которого подключен к выходу триггера, первый вход которого соединен с выходом первого дешифратора, вход которого подключен к первому выходу второго регистра сдвига, второй выход которого через второй дешифратор соединен с входами элемента ИЛИ, выход источника цифрового сигнала соединен с первым входом первого регистра сдвига, выход которого соединен с входом первого блока буферной памяти, первый выход которого соединен с входом шифРатора, первый и второй выходы которого соединены соответственно с первыми вторым входами второго коммутатриггер, выходной гргласую«<ий блок, формирователь тактовых импульсов, выход которого соединен с первым входом формирователя импульсов, а на приемной стороне — нхрдной согласующий блок, выход которого через фильтр соединен с входом формирователя импуль5

5С

55 тора, третий вход которого соединен с синхрониэирующим входом третьего блока буферной памяти и с первым выходом формирователя импульсов, второй выход которого соединен с третьим входом первого коммутатора и с вторым входом триггера, третий вход которого подключен к выходу дифференцирующего блока, вход которого подключен к второму выходу первого блока буферной памяти, выход формирователя синхро— сигнала соединен с нторым входом формирователя импульсов, третий выход которого соединен с вторым входом первого регистра сдвига, выходы второго и третьего блоков буферной памяти соединены с вторыми входами соответственно первого и второго сумматоров по модулю дна, выход третьего сумматора по модулю два подключен к входу выходного согласующего блока, выход нторого коммутатора соединен с входом второго регистра сдвига, а на приемной стороне введены элемент

ИЛИ-НЕ, два дифференцирующих блока, счетный триггер, третий одновибратор, блок буферной памяти, декодер, регистр сдвига и второй и третий элементы И, выходы которых соединены соответственно с пернь<м и вторым выход дами регистра сдвига, третий вход которого подключен к выходу третьего однонибратора, вход которого подключен к ныходу второго дифференцирующего блока, вход которого соединен с нходом блока выделения синхросигнала, с первым входом блока буферной памяти и с выходом счетного триггера, первый вход которого соединен с выходами первого дифференцирующего блока, вход которого подключен к выходу элемента ИЛИ-НЕ, первый вход которого соединен с выходом третьего триггера, первый вход которого подключен к второму входу элемента ИЛИ-НЕ и к первым входам второго и третьего элементов И, вторые входы которых соединены соответственно с первым и вторым вы-. ходами первого триггера, первый и второй выходы регистра слнига соединены соответственно с вторым и третьим входами блока буферп< и памяти, выход которого через декодер соединен с входом получателя цифрово< о сигнала, выход резонансного блока <-оединен с BTQ рым входом третьег< три< гера, выход инвертора соединен с в1орым входом счетного триггера.!

1566499

Таблица 1

Двоичный сигнал на входе шифратора

000 001 010 011 100 101 110 III

Троичный сигнал на выходе шифратора 15

12 01

10 21 20

Таблица 2

Сигнал, с выходов блоков 17 и 18 буферной памяти

Сигнал с выхода элемента ИЛИ 4

2 ° Устройство по п. l, о т л и ч аю щ е е с я тем, что шифратор содержит четыре элемента ИЛИ и дешифратор, первый выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к второму выходу дешифратора и к первому входу третьего элемента ИЛИ, второй вход которого соединен с пятым выходом де- 10 шифратора и с вторым входом первого элемента ИЛИ, первый вход которого подключен к третьему выходу дешифратора, четвертый выход которого подключен к третьему входу второго эле- 15 мента ИЛИ и к первому входу четвертого элемента ИЛИ, второй вход которого соединен с третьим входом первого элемента ИЛИ и с седьмым выходом дешифратора, шестой и восьмой выходы 20 которого соединены соответственно с третьим входом третьего элемента ИЛИ и с третьим входом четвертого элемента ИЛИ, при этом входы дешифратора являются входом шифратора, первым

25 и вторым выходами которого являются выходы соответственно первого, второВыходной сигнал сумматоров 19 и 20 по модулю два го, третьего и четвертого элементов

KIH.

3. Устройство по и. l, о т л и ч аю щ е е с я тем, что декодер содержит три элемента ИЛИ и дешифратор, первый выход которого соединен с первым входом второго элемента ИЛИ, третий выход дешифратора соединен с первым входом первого элемента ИЛИ и с первым входом третьего элемента ИЛИ, второй вход которого подключен к четвертому выходу дешифратора, пятый выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с шестым выходом дешифратора, с вторым входом второго элемента ИЛИ и с третьим входом третьего элемента ИЛИ, четвертый вход которого подключен к седьмому выходу дешифратора и к третьему входу второго элемента ИЛИ, четвертый вход которого соединен с четвертым входом первого элемента ИЛИ и с восьмым выходом дешифратора, входы которого являются входом декодера, выходом которого являются выходы первого, второго и третьего элементов ИЛИ.

I.1566499

Рис.3

Составитель О.Геллер

Редактор О.Головач Техред М.Дидык

Корректор M.ÊÓ÷åðÿBàÿ

Подписное

Тираж 525

Заказ 1229

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, iK-35, Раушская маб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101