Цифровой частотный детектор

Цифровой частотный детектор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике. Цель изобретения - увеличение уровня выходного сигнала в режиме многопозиционной частотной телеграфии. Цифровой частотный детектор содержит формирователь 1 импульсов, формирователь 2 управляющих импульсов, счетчик 3, блоки памяти 4, 7, блок сравнения 5, опорный генератор 6, элементы И 8, 11 и триггеры 9, 10. ВЧ частотно-манипулированный сигнал поступает на формирователь 1. Его короткие импульсы далее поступают на триггер 9 и на формирователь 2, который управляет работой счетчика 3 и через элементы И 8, 11 - работой блоков памяти 4, 7. В зависимости от состояния триггера 9 производится поочередная (с периодом входных сигнальных импульсов) перепись кода из счетчика 3 в блоки памяти 4, 7. Эти коды поступают на блок сравнения 5, на выходе которого выделяется импульс длительностью, равной длительности переходного процесса с одного значения частоты исследуемого сигнала на другое. В режиме многопозиционной частотной телеграфии этот выделенный импульс, пройдя триггер 10, преобразуется в телеграфный сигнал. Цель достигается введением триггеров 9, 10 и элемента И 11. 2 ил.

СОЮЗ СОЯЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБЛИН (g1) g Н 04 L 2 7/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГС СУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4346985/24-09 (22) 21.12,87 (46) 23.05,90, Бюл. II 19 (72) 10.В.Цветков и С.Г,Сенкевич (53) 621.376. 33 (088 ° 8) (56) Авторское свидетельство СССР

М 1367130> кл. Н 03 D 3/04, 1986. (54) ЦИФРОВОЛ ЧАСТОТНЬЙ ДЕТЕКТОР (57) Изобретеьие относится к радиотехнике, Цель изобретения — увеличение уровня выходного сигнала в режиме многопоэиционной частотной телеграфии. Цифровой частотный детектор содержит формирователь I импульсов, формирователь 2 управляющих импульсов, счетчик 3, блоки памяти 4, 7, блок сравнения 5, опорный генератор 6, элементы И 8, Ilи триггеры 9,,10. ВЧ частотно-манипулированный сигнал поступает на формирователь I Еro корот„„SU„„1566503 А 1 кие импульсы далее поступают на триггер 9 и на фор миров ател ь 2, который управляет работой счетчика 3 и через элементы Ц 8, 11 — работой блоков памяти 4, 7. В зависимости от состояния триггера 9 производится лоочередная (с периодом входных сигнальных импульсов) перепись кода из счетчика 3 в блоки памяти 4, 7. Эти коды поступают на блок сравнения 5, ла выходе которого выделяется импульс длительностью, равной длительности переходного процесса с одного значения частоты исследуемого сигнала на другое, В режиме многолозиционной частотной телеграфии этот выделенный импульс, пройдя триггер 10, преобразуется в телеграфный сигнал, Цель достигается введением триггеров 9, 10 и элемента И 11.

2 ил, 1

1566503

Изобретение относится к радиотехнике и может исиользонаться для демодуляции частотно-модулирон анных и частотно-манипулированных сигналон в

5 радиоириемных и радиоизмерительных устройствах, Цель изобретения — увеличение уровня выходного сигнала в режиме многопозиционной частотнол телеграфии

10 (МПЧТ ), На фиг, 1 приведена структурная электрлческая схема цифрового частотного детектора; на фиг. 2 — нременные диаграммы, поясняющие принцип работы детектора.

Цифровой частотный детектор содержит формирователь 1 импульсов, формирователь 2 уиравляюш гх импульсов, счетчик 3, первый блок 4 памяти, блок 5 сравнения, опорный генератор

6, второй блок 7 памяти, первый элемент И 8, первыл 9 и второй 10 триггеры и второй элемент И 11, Цифровой частотныл детектор работа-д ет следующим образ ом.

Высокочастотный частотно-мани пули" рованный сигнал подается на вход формирователя 1 импульсов перехода через куль BxopHQI о сигнала из которо 3р

l го формируются короткие импульсы (фиг, 2а) . С выхода опорного генератора о на формирователь 2 и счетчик

3 подаются тактовые импульсы (фиг, 2б), ( формиронатель 2 управляет работой счетчика 3 и через первый 8 и второй

11 элементы И блоками 4 и 7 памяти, Первые тактовые импульсы, следующие за сигнальными импульсами (фиг. 2а, импульсы 1, 2, 3, 4,...,n, и+1, n+2, n+3), выделяются в формирователе 2 и поступают на логические элементы И 8 и 11, В зависимости от состояния пер ного триггера 9 производится перепись кода иэ счетчика 3 в первый блок 45

4 памяти или во второй блок 7 памяти (фиг. 2в, 2г, 2д), В первый 4 и второй 7 блоки памяти з аписывается числовое значение длительности полупериодов, выраженное в двоичном коде.

Вторые тактовые импульсы, выработанные и формирователе 2, подаются иа счет р к 3 и устанавливают ego в нулевое состояние (фиг, 2е), В формирователе 2 вырабатывается еще третий уп55 ранляющий импульс > который ио времени совпадает с первым и вторым тактовыми импульсами. Этот импульс подается на вход блокировки счетчлка 3, прекращая его запуск первыми двумя тактовыми импульсамими опорного генератор а 6, В рез ул ьт ате счетчик 3 з а пол ин ется и течение периода входного сигнала тактовыми импульсами до появления следующего сигнального импульса (фиг. 2а, импульс 1), после которого очередной тактовый импульс через первый логический элемент Л 8 производит перепись кода из счетчика 3 во второй блок 7 памяти (флг. 2д) . С появлением следующего сигнального импульса (фиг. 2а, импульс 2) очередной тактовый импульс через второй элемент И

11 производит перепись кода иэ счетчика 3 в первый блок 4 памяти (фиг, 2г) . Таким образом, в первый 4 и второл 7 блоки памяти перепись кода из счетчика 3 (импульсами с первого и второго элементов И 8, 11) происходит поочередно с периодом входных сигналах импульсов, Отсюда следует, что коды, записанные в первый 4 и второй 7 блоки памя— ти, равны н случае > если частота входного сигнала не изменяется, При изменении частоты (периода) входного сигнала (фиг. 2а, импульсы

1, 2 и 2, 3... °,и> п+1, и n+ I ° и+2), если предыдущии период отличается по диительности от последующего периода, то это приведет к записи разных кодов в первый 4 и второй 7 блоки памяти, Иа выходе блока 5 сравнения в слу-. чае равенства входных. кодов А=В возникает на гряжегпге, равное лог. "1".

При неравенстве кодон (входных) А В на выходе блока 5 сравнения возникает напряжение, равное лог, "0" (фиг. 2 ) > после появления имггульсон 3 и п+2 (фиг, 2а), Как только измене ние частоты (периода) входного сигнала прекратится, на выходе блока 5 сравнения снова установится сигнал с уровнем

I > I I лог, 1 после появления импульсов

4 и п+3 (фиг. 2а) .

С выхода второго триггера 10 при работе в режиме МПЧТ выделяется на выходе I телеграфный сигнал (фиг, 2з) °

На выходе II выделяется импульс длительностью, ранной длительности переходного процесса с одного значения частоты исследуемого сигнала на другое значение частоты исследуемого си гнала, формул а изобретения

Цифровой частотный детектор, содержащий последовательно соединенные

156б50 е

РКО ма 2

Составитель А,Колосов

Техред М.Дидык

Редактор О. Головач

Корректор О. Кравцова

3 ак аэ 1229

Тираж 524

Подгжсное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,101 формировате сь импульсов, формирователь управляющиx импульсов, счетчик, пер— вый блок памяти и блок сравнения, тактовый вход формирователя управляющих импульсов соединен со счетным входом счетчик а и выходом опорно го re нер атора, выход импульсов блокировки формиров ател я у нр а вляющих импульсов соеди— нен с входом блокировки счетчика, а также второй блок памяти и первый элемент И, о тл и ч ающи и с я тем, что, с целью увеличения уровня выходного сигнала в режиме многопозиционной частотной теле графин, в него введены два триггера и второй элемент И, причем вход синхрониэ ации первого триггера соединен с выходом

3 6 формирователя импульсов > прямой и инверсный выходы первого триггера соединены с первыми входами первого и второго элементов И соответственно, соединены г выходом импульсов записи формирователя управляющих импульсов, причем выход второго элемента И соединен с входом записи первого блока памяти, выход первого элемента И соединен с входом записи второго блока памяти, входы которого соединены с входапы первого блока памяти, а выходы второго блока памяти соединены с вторыми входами блока сравнения, выход которого соединен со счетным входом второго триггера,