Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для быстрого выполнения операции умножения чисел в любой позиционной системе счисления в дополнительном последовательном коде. Особенно эффективно его использование при применении БИС и СБИС. Цель изобретения - повышение быстродействия. Новым в устройстве, содержащем регистр 1 множимого, регистр 2 множителя, две группы блоков 3, 4 вычисления разрядных значений произведения, четыре группы буферных регистров 5 - 8, регистр 9 сдвига, регистр 10 задержки множителя, сумматор 11, является введение регистра 12 задержки множимого, что позволяет сократить длительность такта работы устройства за счет исключения из нее времени записи в регистры множимого и множителя. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН

СВ> n1) (51.) 5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР (2 1) 43 76500/24-24 . 22) 06. 01 . 88 (46) 07.06.90. Бюл. Р 21 (72) А.А.Жалковский, A.À.Èîñòàê и Л.О.Шпаков (53) 681..325(088.8) (56) Основы построения технических средств ЕС ЗВМ на интегральных микросхемах./По 1 ред. Б.Н.Файзулаева.

М.: Радио и связь, 1981, с. 151-189.

Авторское свидетельство СССР

2 1022156, кл. G 06 F 7/52, 1982.

:;54) УСТРОИСТБО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычисли. .ельной технике и предназначено для ;ыстрого выполнения операции умножения чисел в любой позиционной систе2 ме счисления в дополнительном последовательном коде. Особенно э44ективно его использование при применении БИС и СБИС. Цель изобретения — повышение быстродействия. Новым в устройстве, содержащем регистр 1 множимого, регистр ? множителя, две группы блоков

3,4 вычисления разрядных значений произведения, четыре группы буферных регистров 5-8, регистр 9 сдвига, регистр 10 задержки множителя, сумматор

11, является введение регистра 12 задержки множимого, что позволяет сократить длительность такта работы устройства за счет исключения из нее времени записи в регистры множимого и множителя. 1 ил.

3 15б9824 4

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел в .любой позиционной системе счисления в дополнительном последовательном коде. Особенно эффективно его применение при разработке высокопроизводительных ЭВМ, использующих большие ин- 1О тегральные схемы и арифметику многократной точности.

Цель изобретения — увеличение быст.родействия.

На чертеже приведена структурная схема устройства для умножения„

Устройство для умножения содержит регистр 1 множимого, регистр 2 множителя, и блоков 3 вычисления разрядных значений произведения первой груп-20 пы, п блоков 4 вычисления разрядных значений произведения второй группы., буферные регистры 5 — 8 первой, второй, третьей и четвертой групп соответственно, регистр 9 сдвига, 25 регистр 1Q задержки множителя, сумматор 11, регистр 12 задержки множимого, вход 13 множителя устройства, вход 14 множимого устройства, первый 15 и второй 16 входы коррекции устройства, выход результата 17 устройства.

Рассмотрим функциональное назначение и реализацию основных блоков устройства.

Регистры 1 и 2 предназначены для хранения значений разрядов множимого и множителя соответственно, поступающих в каждом такте работы устройства поразрядно, начиная с младших разря. дов, через входы 14 и 13 множимого и множителя устройства соответственно. Цепи синхронизации и установки в исходное состояние регистров 1 и 2, а также буферных регистров 5 — 8 регистра 9 сдвига, сумматора 11 и ре— гистров "àäåðæêè 10 и 12 множителя и множимого соответственно не показаны.

Каждый .иэ блоков 3 и 4 предназначен для перемножения соответствующих значений разрядов множимого и множителя

5О одновременным подсуммированием к младшей части получившегося двухраэ1 рядного произведения двух одноразрядных слагаемых с выходов соответствующих буферных регистров. Буферные регистры, 5 и 7 первой и третьей групп соответственно предназначены для вре-менного хранения значений старших разрядов результатов, образованных на выходах соответственно блоков 3 и 4 вычисления разрядных значений произведения. Буферные регистры б и 8 второй и четвертой групп соответственно предназначены для временного хранения значений младших разрядов результатов, образованных на выходах соответственно блоков 3 и 4.

Регистр 9 сдвига — (и+1)-разрядный и предназначен для управления записью разрядов множимого и множетеля в регистры соответственно 1 и 2. В начале работы устройства регистр 9 сдвига устанавливается в исходное состояние, при котором в самый первый его разряд заносится единица, которая в первом такте перезаписывается во второй разряд, во втором такте — из второго разряда в третий и т.д. Регистр 10 задержки множителя предназначен для временного хранения одного разряда множителя. Сумматор 11 последовательного типа осуществляет сложение в системе счисления с основанием N)2 значений двух равновесовых разрядов промежуточного результата, поступающих на его входы с выходов первых буферных регистров б и 8 второй и четвертой групп. Он состоит из комбинационного сумматора и элемента запоминания переноса, в который в каждом такте записывается значение переноса для подсуммирования в следующем такте. Регистр 12 задержки множимого предназначен для временного хранения одного разряда множимого.

Устройство работает следующим образом.

В исходном состоянии все регистры устройства обнулены, за исключением регистра 9 сдвига, в первом разряде которого записана единица. Множимое

Х=ХИ,.- ХЗХ,Х1 и мно итель Y=Y(1.

Y>Y

В начале выполняется подготовительный такт, в конце которого по пер,вому синхроимпульсу происходит запись 10 младшей цифры У множителя в регистр

10 и младшей цифры Х< множимого в регистр 12 и в первый разряд регистра 1. Одновременно в регистре 9 сдвига производится перезапись единицы из первого его разряда во второй, а на входах 13 и 14 подготавливаются следующие цифры У и Х сомножителей. .После подготовительного такта начинается собственно умножение чисел . 20

В первом такте работы устройства в первом блоке 3 Формируется разрядное произведение Х<У . В конце такта по второму синхроимпульсу осуществляется запись значения данного произ- 25 ведения в первые буферные регистры 5 и 6, в регистр 10 заносится вторая цифра У множителя, а во второй раз ряд регистра 1 и в регистр 12 — вторая цифра Х множимого, первая циф- 30 ра У, множителя перезаписывается иэ регистра 10 в первый разряд регистра 2. На входах 13 и 14 устройстца подготавливаются следующие цифры Х> и У> сомножителей. Кроме этого, осу- ществляется перезапись единицы из вто рого разряда регистра 9 в третий разряд. линией), то после выполнения п первых тактов необходим еще один такт, в котором четырехрядный код сворачивается к однорядному. При отсутствии 4-axogoвого сумматора окончательный резуль тат образуется после и дополнительных тактов, в течение которых из устройства через его выход 17 выводится с соответствующими преобразованиями

40 информация, хранимая в буферных регистрах 5 — 8.

В зависимости от указанных вариантов получения окончательного произведения возможны два разных способа его

45 коррекции согласно алгоритму умножения чисел в дополнительном коде.

Если умножение выполняется с помощью 4-входового сумматора за (n+i) тактов, то тогда возможен только способ коррекции результата, при котором корректирующие поправки по знакам сомножителей вводятся через входы 15 и 16 устройства.

Если умножение выполняется 6es исВо втором такте работы устройства в первом и втором блоках 3 формируются разрядные произведения соответственно X Y и Х У, а в первом блоке

4 — разрядное произведение X Y

В конце такта по третьему синхроимпульсу после начала работы устройства осуществляется запись результатов, сформированных на выходах блоков 3 и 4, в соответствующие буферные регистры 5 — 8, третьей цифры Y множителя — в регистр 10, третьей цифры

Х множимого — в третий разряд регистра множимого и в регистр 12, второй цифры Yg множителя — из регистра 10 во второй, разряд регистра 2.

Кроме того, одновременно производится перезапись единицы в регистре 9 сдвига из третьего разряда в четвертый, а на входах 13 и 14 устройства подготавливаются следующие цифры Х и Y сомножителей.

Аналогичным образом устройство работает и в других тактах.

В и-м такте его работы в блоках 3 и 4 формируются разрядные произведения соответственно Х„Y„, Х Yä, Х,У„, ° вХ1 У 1 " Хп У1 ю Х У . ° Хя Уъю ° ° ° ю

Х „У„, . В конце такта по (и+1)-му синхроимпульсу после начала работы устройства результаты, полученные на выходах блоков 3 и 4, записываются в буферные регистры 5 — 8, цифра У> из регистра 10 в и-й разряд регистра 2 множимого. Кроме того, одновременно производится выдвижение единицы.иэ последнего .(и+1)-ro разряда регистра

9 сдвига, а это означает, что информация, сформированная в регистрах 1 и 2 к окончанию и-го такта, в дальнейшем,не может быть изменена (в регистре 1 хранится множимое Х=Х„,..., Х XzX<, а в регистре 2 — множитель у=у„,...,у,у,у,).

Далее возможны два варианта получения окончательного произведения.

Если выходы буферных регистров 5 — 8 подсоединены к 4-входовому сумматору (эти выходы обозначены прерывистой пользования 4-входового сумматора за

2п тактов, то возможны два способа введения коррекции. При первом коррекция вводится через входы 15 и 16 устройства, а второй основан на расшире1569824

8 нии pQspëäHoè сетки самнажителеи, т,е. формирование екар1ректирующсй поправ1<и по знаку множителя производится путем умножения в каждом иэ и дополнитель5 . ных тактов множимаго Х хранимого в регистре 1, на цифру Y» (У "=N-1„ если множитель Отрицательный, в противном случае 7»=0), а образование корректи-рующей поправки па знаку мнажимага осуществляется путем умножения в каж-. дом из и дополнительных тактов множителя 7, хранимого в регистре 2, на цифру Х»(X»=N-1, если множимое отри. цателт,ное в противном случае Х=О), Для этого в конце тактов работы устройства с (и-1)-го по (2и-2)-й на входах 13 и 14 устройства подготавливаются цифры Х* и Y ". Преимуществом способа коррекции результата по срав- t нению с предыцущим является отсутствие необходимости в прецварительном получении знаков сомножителей, что очень важно при последовательной Об: работке, когда числа обрабатываются,. 25 начиная с младших цифр, а также более простая аппаратурная реализация кор-. ректирующих поправок.

Е ли множимое Х и множитель У хранятся в регистрах 1 и 2 H допольитель gp ном коде (т.е. их знаковые разряды являются составной частью старших цифр Х, и 7 )., то в качестве коррекЦИИ ИСПОЛЬЗУЮТСЯ ДОПОЛНИТЕЛЬНЫЕ КОДЫ множь мого и множителя. а знак pBÇÓËÜ 5 тата автоматически получается в старшей цифре произведения. Если множимое

Х и множитель Y хранятся в регистрах и 2 в форме дополнения (т:е, их знаковые разряды не входят в старшие щ цифры Х и У,„ и не участвуют непосредственно в умножении). та в качестве

КОрректирующих поправОк испОльзj 16òcÿ допОлнения мнОжимого и множителяq а знак результата должен быть сформиро- „> ван отдельно путем сложения па модулю два двух знаков сОмнОжителей:

ФopVула изобретения

6Q устройство для умножения, содержащее регистры множжмого и множителя, две группы блоков вычислений раэряд ьг значений произведения по и блоков в каждой (и — разрядность самножите55 лей), четыре группы буферных регистров по и регистров в каждой, регистр сдвига, регистр задержки множителя и сумматор,. выход которого соединен с выходом результата устройства, вход множителя которага соединен с входом регистра задержки множителя, выход которого соединен с информационными входами регистра множителя, вход разрешения записи .-го разряда которого соединен соответственно с выходам (i+1)-го разряда сдвига (i=1,...,и), выход -го разряда которого соединен соответственно с входом разрешения записи -га разряда множимога, информационные входы которого соединены с входом множимого устройства, входы множимагo блоков вычисления разрядных значений произведения первой группы ( соединены с выходами соответствующих разрядов регистра мнажимого, входы множителя блоков вычисления разрядных значений произведения второй группы соединены с выходами соответствующих разрядов регистра множителя, вход первого слагаемого i-го блока вычисления разрядных значений произведения первой группы соединен соответственно с выходом i-га буферного регистра первой группы, выход (j+1) — го буферного регистра второй группы (j=1,...,П-1) соединен соответственна с входом второго слагаемого j-га блока вычисления разрядных значений произведения первой группы, вход второго слагаемого и-ra блока вычисления разрядных значений произведения первой группы соединен с первым входом коррекции устройства, входы буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов блоков вычисления разрядных значений пгоизведения первой группы, вход первого слагаемого

-го блока вычисления раэряд ых значений произведения второй группы соединен соответственна с выходом -га буферного регистра третьей группы, выход (j+,1)-го буферного регистра четвертой группы соединен соответственно с входам второго слагаемого

j-го блока вычисления раэрядньгх значений произведения второй группы, вход второго слагаемого-и-го блока вычисления разрядных значений произведения второй группы соединен с вторым входом коррекции устройства, выходы первых буферных регистров второй и четвертой групп соединены соответственно с входами первого и второго слагаемьх сумматора, входы буферных регистров третьей и четвертой групп

1569824

Составитель Е.Мурзина

Техред M.Äèäûê Корректор О.Кравцова

Редактор Л.Зайцева

Заказ 1450 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 соединены, соответственно с выходами старшего и младшего разрядов блоков вычисления разрядных значений произведения второй группы, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введен регистр задержки множимого, вход которого соединен с входом множимого устройства, а выход — с входами множимого блоков вычисления разрядных значений произведения второй группы, вхо5 ды множителя блоков вычисления разрядных значений произведения первой группы соединены с выходом регистра задержки множителя,