Устройство для деления двоичных чисел

Устройство для деления двоичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано автономно или в составе вычислительной системы для увеличения производительности вычислений. Целью изобретения является расширение функциональных возможностей за счет выполнения деления чисел, представленных в дополнительном коде. Новым в устройстве, содержащем N N-разрядных параллельных сумматоров и N N-разрядных сумматоров по модулю два, является введение N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, двух элементов НЕ и блока формирования цифр частного. Это дает возможность организовать структуру устройства, удобную для применения в качестве быстродействующего спецпроцессора в составе вычислительных систем, и реализовать его в виде большой интегральной схемы. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 С 06 F 7/52

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

flPH ГКНТ СССР (21) 4462921/24-24

1 (22) 21. 07.88 (46) 07.06.90. Вюл. Р 21 (7I) Институт проблем моделирования в энергетике АН УССР

{72) А.И.Стасюк, В.С.Мазурчук, Ф.Е.Лисник и Л.В.Свешникова (53) 691.325(088.8) (56) Авторское свидетельство СССР

9 1317431, кл. G 06 P 7/52, 1987.

Евдокимов В.Ф., Стасюк А.И. Парал лельные вычислительные структуры на основе разрядных методов вычислений, Киев: Наукова думка, 1987, с.52. рис, 4. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧН."1Х ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть испольИзобретение относится к вычислительной технике и может быть использовано автономно или в составе многопроцессорных вычислительных систем для увеличения производительности вычислений.

Цель изобретения — расширение функциональных возможностей устройства за счет выполнения деления чисел, представленных в дополнительном коде.

На чертеже представлена схема устройства для случая n=4 °

Устройство содержит четыре пятиразрядных параллельных сумматора 1,—

1 — 4,-4, четыре пятиразрядных сумматора 5„-5 — 8,-8 - по модулю два, группу из четырех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9, -9, два элемента НЕ 10

„„ЯОы 156 25 А1 эовано автономно или в составе вычислительной системы для увеличения Ilpo изводительности вычислений. Целью изобретения является расширение функциональных воэможностей за счет выполнения деления чисел, представленных в дополнительном коде. Новым в устройстве, содержащем n n-разрядных параллельных сумматоров и и и-разрядных сумматоров по модулю два, является введение и элементов ИСТОЧАЮЩЕЕ

ИЛИ, двух элементов НЕ и блока формирования цифр частного. Это дает возможность организовать структуру устройства, удобную для применения в качестве быстродействующего спецпроцес- Я сора в составе вычислительных систем, и реализовать его в виде большой интегральной схемы. 1 з.п. Ф-лы, 1 ил. и 11 и блок 12 формирования цифр частного, который состоит из двух 4л групп по четыре сумматора 13 -13, Себ

14,-14 по модулю два в каждой, H ЯР груйпу из трех элементов И 15,-15 . Я)

Устройство работает следующим об- Я разом. Щ

На вход устройства поступает делимое а, представленное знаковым разрядом Зна и разрядами а,а,...,а, и

2 в делитель Ь, представленный знаковым разрядом ЗнЬ и разрядами Ь,Ь,h

1 и Ь+. На выходе устройства частное

«а х=- представлено знаковым разрядом

Ь

Знх и разрядами х,х,х,х . Вычислеа .ние частного х=- где делимое а и де—

Ь

1569825 литель Ь представлены в дополнительном коде, выполняется следующим об разом.

10 (Значение первого (старшего) разря< :да частного х вычисляется как 15 х =р () ЗнЬ B r

< где р — значение переноса из старшего разряда первого параллельного сумматора; 20

Г1 — двоичная переменная, величина которой вычисляется по рекуррентному выражению

10000 — код на первых

10011 — код на вторых

+ 1 — значение а

100100 — код на выходе разрядов 1, -1 входах разрядов 2,-2 входах разрядов 2„-2

11100 — код на выходе разрядов 2<-2g.

На первом параллельном сумматоре вычисляется невязка F, в соответствии с выражением а-2 Ь, если Знх=О;

Я ы

I -(a+2 Ь, если Знх=1, где Знх=Зна O+ ЗнЬ. г, =(р (+3 ЗнЬ)г

На i-s параллельном сумматоре (i=

=2,3,...,п) вычисляется невязка Я; в соответствии с выражением

На выходе разрядов 1,-1 появляется величина невязки Е, =00100. На выl ходе переноса старшего разряда 1, 1 1 величина переноса р =1. Значение р =1 поступает на вход сумматора 13, по модулю два, на выходе которого о6разуется величина р" О+ ЗнЬ=О, поступающая на второй вход элемента 9, на вторые входы сумматоров 6 и на первый вход разряда 2> параллельного сумматора.

Таким образом, на первые входы разрядов 2 <-2,<. поступает невязка Г,, 01000 — код на первых

+ (0011 — код на вторых

+ 1 — значение аб

Таким образом, Bz =11100; р =О.

Значение переноса р =О поступает на

2 Я,„-2 Ь, если р Q+ ЗнЪ=1;

Е, 2 с +2 Ь, если р Q+ ЗнЬ=О.

Значение 1-го разряда частного вычисляется как

I х р Q+ ЗнЬ О+ r;; (i=2,3,...,n), где r„=(p" Q+ ЗнЬ)г„,, г,„=З„х, Пример. Пусть делимое а и делитель Ь представлены в дополнительном коде и равны а=Зна a a a a a a a a =0.10001111;

Ь=ЗнЬ Ь Ь Ъ Ь =1.0011

На выходе элемента 9, получают знак частного Знх=Зна Q+ ЗнЬ=1.

На выходе элемента 10 и соответственно на вторых входах сумматора 5 логический "О" и, следовательно, зна< чения разрядов делителя Ъ -b поступают без инверсии на вторые входы одноразрядных сумматоров 1 -1 . На второй вход разряда 1„ поступает величина Зна. На первые входы разрядов 1,— поступает код 10000. На вход переноса разряда 1 поступает значение а =1. Сумматор 1„-1 производит суммирование

I входах разрядов 1<-1 входах разрядов 1,-1< структурно сдвинутая на один разряд в сторону старших разрядов (что эквивалентно умножению на 2) — код 0100.

На вторые входы разрядов 2,-? з поступают значения разрядов делителя, сдвинутые структурно на один разряд в сторону младших разрядов (что эквивалентно умножению на 2 ) — код

10011. На вход переноса разряда 2 б поступает величина а =1.

На выходе сумматора 2,-2 Формируется величина невязки и переноса р из старшего разряда 2,:

1 вход сумматора 13 по модулю два, н; выходе которого образуется величина

5,1569825

6 р Q+ ЗнЬ=1. Значения разрядов дели- разрядов 3 -34 поступает величина тели ЗнЬ.b Ь Ь Ъ =1.0011 инвертируют- 1Eg=110i), на первый вход разряда 3 — ся на элементе 9> и сумматоре 7. На величина р Q+) ЗнЬ=1. вторые входы разрядов сумматора 3„-З Сумматор 3„ — 3; формирует значения поступает код 01100. На первые входы разрядов невязки B è переноса р :

11001 — код на первых входах разрядов 3 -3

01100 — код на вторых входах разрядов 3< -3

+ 1 — величина а

100110 — код на выходе разрядов 3, -3

Таким обРазом, =00110; Рэ =1 ° 4 -44 постУпают РаэРЯды величины г@э—

Значение р =1 поступает на вход сум- код 0110. На вторые входы разрядов матора 139 по модулю два, где образу- 4 -4я — неинвертированные значения ется величина р (+7 ЗнЬ=О, поступающая разрядов делителя ЗнЬ, Ь" b b b . Сумна второй вход элемента 94, вторые матор 4<-4 - формирует значеш:я невходы сумматора 8 и на первый вход 20 вязки Fq и переноса р разряда 4я. На первые входы разрядов .ъ

01100 — код на первых входах разрядов 4,-4 ;

10011 — код на вторых входах разрядов 4, -4 ;

+ 1 — величина а б

100000 — код на выходе Разрядов 4„-4 .

Таким образом, получены значения

30 разрядов частного х:

Знх х х х х4=1.0101

Формула из о бр е т ения

Величина r поступает на первый вход сумматора 14> по модулю два, на выходе которого образуется значение разряда х

x — ð Q+ ЗнЬ +r =0.

На выходе элемента И 15 формируется величина х =(р О+ ЗнЬ) г, =О.

Аналогично, на выходе сумматора

14.. по модулю два формируется значение х =р (О+ +ЗнЬ + r<=-1, йа выходе элемента И 15, — величина г,„=(р O+ ЗнЬ)г =О, на выходе сумматора 14, по модулю два зна ение старшего разряда частного х =-р Q+ ЗнЬ Q+ r =О.

Таким образом, (:4 00000; р =1.

З ачение р =1 поступает на вход сум4 . :-:.тора 134 по модулю два, где образуется величина р У ЗнЬ=О, поступающая на вход сумматора 144: по модулю два.

На выходе сумматора 144 фориируется

; †.н- ение младшего разряда частного . х =р О+ ЗнЬ (+ Знх=1.

4 4

На выходе элемента И 15> формируется значение двоичной переменной г =(р О+ ЗнЬ)Знх=О,—

1. Устройство для деления двоичных чисел, содержащее п параллельных (n+1) †разрядн сумматоров (n †.Разрядность делителя) и и п-разрядных ,40. сумматоров по модулю два, причем выход i ãî разряда суммы (:i=2,...,n+1)

j-го параллельного сумматора (j =1, ...,n) соединен соответственно с перBbM входом (i 1) — ro разряда (j+1)-го параллельного сумматора, второй вход

i-го Разряда j ãî параллельнoro сумматора соединен соответственно с выходом (i-1) -ro разряда j-го сумматора по модулю два, первый вход (i-1)-го разряда j-ro сумматора по модулю два соединен соответственно с входом (i-1)-ro разряда делителя устройства, 1-й разряд делимого которого соединен соответственно с первым входом 1-го разРяда первого параллельного суммато— ра, (n+j) é разряд делимого устройства соединен соответственно с входом ,переноса (n+1) — ro разряда j-го napaë лельного сумматора, о т л и ч а ю1569825 щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения деления чисел, представленных в дополнительном коде в

5 него введены группа из п элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента НЕ и блок формирования цифр частного, причем вход знака делителя устройства соединен с первым входом j-ro элемен- 1р та ИСКЛЮЧАЮЩЕЕ ИЛИ группы и первым управляющим входом блока формирования цифр частного, второй управляющий вход которого соединен с выходом знака частного устройства, входом первого элемента НЕ и выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, второй вход которого соединен с входом

Знака делимого устройства и входом второго элемента НЕ, выход которого 2р соединен с вторым входом первого разряда первого, параллельного сумматора, первый вход (и+1)-ro разряда которого соединен с вторым входом j-го разряда первого сумматора по модулю два и выходом первого элемента НЕ, выход к-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (k=2

З,...,n) соединен соответственно с вторым входом первого разряда Е-го параллельного сумматора, выход пере- 30 носа первого разряда j-ro параллельного сумматора соединен соответственно с j-м информационным входом блока формирования цифр частного, j-й информационный выход которого соединен соответственно с выходом j -ro разряда частного устройства, m-й управляющий выход (m=1,...,n-1) блока формирования цифр частного соединен соответственно с вторым входом (m+13 го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом каждого j-го разряда (я+1)-го сумматора по модулю два и первым входом (и+1)-го разряда (m+1)-ro параллельного сумматора.

2, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок формирования цифр частного содержит две группы из и сумматоров по модулю два и группу из и-1 элементов И, причем первые входы сумматоров по модулю два первой группы соединены с первым управляющим входом блока, второй вход

j-ro сумматора по модулю два первой группы соединен соответственно с 1-м информационным входом блока, м-й управляющий выход которого соединен соответственно с выходом m-ro сумматора по модулю два первой группы, выход j-го сумматора по модулю два первой группы соединен соответственно с первым входом j-го сумматора по модулю два второй группы, выход которого соединен соответственно с j-м информационным выходом блока, второй управляющий вход которого соединен с вторым входом n ro сумматора по модулю два второй группы, первый вход

m-го элемента И группы соединен сООт» ветственно с первым входом (n+i) -го сумматора по модулю два второй группы, второй вход которого соединен соответственно с вторым входом

m-ro элемента И группы, выход которого соединен соответственно с вторым входом m-ro сумматора по модулю два.

Составитель Е . Мурзина

Редактор Л.Зайцева — Техред M.Дидык Корректор Т.Палий

Заказ 1450 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101