Преобразователь двоично-десятичного кода в двоичный

Преобразователь двоично-десятичного кода в двоичный

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для преобразования десятичных чисел в двоичные. Целью изобретения является упрощение преобразователя. Цель достигается тем, что в преобразователь, содержащий входной регистр 1, состоящий из тетрад, группу блоков 2 памяти, первый блок 3 суммирования, введены промежуточный регистр 4 и второй блок 5 суммирования, а входной регистр 1 выполнен сдвиговым. 4 табл., 4 ил.

СОЮЗ СОВЕТСКИХ

СОЩИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

Р1) Н 03 М 7/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4403204/24-24 (22) 04.04.88 (46) 07,06.90. Бюл. М - 21 (72) В,П. Тукаль и А.А. Шостак (53) 681.325(088.8) (56) Патент США У 4325056, кл. 340-347, опублик. 1982.

Красноголовый Б.Н., Шпилевой Б.Н.

Преобразователи кодов чисел. — Минск:

БГУ, 1983, с. 100, рис. 3.18.

Карцев М.А., Брик В.А. Вычислительные системы и синхронная арифметика.—

M. Радио и связь; 1981, с. 197-221.

ÄÄSUÄÄ 1569993 . A 1

2 (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТЙЧНОГО КОДА В ДВОИЧНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано для преобразования десятичных чисел в двоичные. Целью изобретения является упрощение преобразователя.

Цель достигается тем, что в преобразователь, содержащий входной регистр 1, состоящий из тетрад, группу блоков

2 памяти, первый блок 3 суммирования, введены промежуточный регистр 4 и второй блок 5 суммирования, а входной регистр 1 выполнен сдвиговым. 4 табл., 4 ил.

1569993

Изобретение относится к вычислительной технике и может быть использовано для преобразования десятичных чисел в двоичные.

Целью изобретения является упрощение преобразователя.

На фиг. 1 приведена структурная схема предлагаемого преобразователя двоично-десятичного кода в двоичный, на фиг. 2 — 4 — процесс суммирования в первом и втором блоках суммирования и пример преобразования.

Преобразователь содержит входной регистр i группу блоков 2 памяти, первый блок 3 суммирования, промежуточный регистр 4, второй блок 5 суммирования, информационный вход 6 преобразователя, тактовый 7 и управляющий 8 входы преобразователя, выход

9 преобразователя.

Первый блок 3 суммирования осуществлявт преобразования (ш+1)-рядного кода в k-рядный, где m — число используемых в устройстве блоков 2 па25 мяти, k=2 3,4,... — рядность кода, формируемого на выходе первого блока

3 суммирования. Он может быть построен известными методами и средствами, в частности, на основе одноразрядных двоичных .сумматоров.

Второй блок 5 суммирования производит преобразования k-рядного кода ,в однорядный, который и поступает на выход 9 (результата) преобразователя.

Как и первый блок 3 суммирования, этот блок может быть построен с использованием одноразрядных двоичных сумматоров, однако на завершающем этапе преобразования k-рядного кода в оцнорядный целесообразно использование быстродействующего сумматора с ускоренным образованием переносов.

Преобразователь работает следующим образом. 45

Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг содержимого ре» гистра 1 на один разряд в сторону его младших разрядов.

Аналогичным образом выполняются третий и четвертый такты работы преобразователя. После выполнения четвертого такта в регистре 4 записывается в k-рядном коде конечный результат преобразования, который после преоб55 разования к однорядному коду на втором блоке 5 суммирования поступает на выход 9 (результата) преобразователя.

Иожно получить несколько другой практически равноценный вариант преобразователя, если адресные входы блоков 2 памяти соединить с выходами старших разрядов тетрад групп тетрад, на которые условно разбит регистр 1.

В этом случае информацию в регистре 1 необходимо сдвигать в каждом такте на один разряд в направлении его старших разрядов, а код, сформированный на выходах блока 5 суммирования передавать на второй вход блока 3 суммирования со сдвигом на один разряд в сторону старших разрядов.

Рассматривают случай, когда разрядность входного кода равна 17 тетрадам-. Пусть используется два блока 2 памяти (ш=2), а результат на выходе первого блока 3 суммирования формируется в 2-рядном коде (1=2). Тогда на первый вход первого блока 3 суммирова-ния подаются три слагаемых (фиг. 2).

Первое слагаемое является объединенные А;, В; (где А — значение младmего разряда первой (младшей) тетрады преобразуемого кода,  — значение суммы эквивалентов младших разрядов тетрад с второй по девятую, сформированное на выходе первого (младшего) блока 2 памяти). Объединение А-, В1 возможно, так как младший разряд слагаемого В всегда равен нулю.

Пусть в исходном состоянии в регистре 1 уже хранится двоично-десятичный код числа, а регистр 4 обнулен (запись преобразуемого кода в регистр

1 и обнуление регистра 4 производятся по первому синхроимпульсу,при наличии разрешающего потенциала на входе 8 преобразователя).

Тогда в первом такте работы преобразователя осуществляются следующие действия. На выходах блоков 2 памяти образуются суммы двоичных эквивалентов значений младших разрядов тетраг соответствующих групп тетрад, которые вместе со значением младшего разряда первой (самой младшей) тетрады образуют ш-рядный код (m — число ис-.ользуемых в устройстве блоков 2 памяти), поступающий на первые входы первого блока 3 суммирования. На вторые входы блока 3 со сдвигом на один разряд в сторону младших разрядов подается однорядный код, сформированный на выходах блока 5 суммирования (s первом такте его значение равно нулю).

В блоке 3 суммирования (ш+1)-рядный

156999

40 код преобразуется в k-рядный, который по приходу второго синхроимпульса с разрешения потенциала на входе 7 преобразователя записывается в регистр 4.

Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг информации в регистре 1 на один разряд в сторону его младших разрядов. На этом первый такт преобразования заканчивается.

Во втором такте работы преобразователя одновременно с чтением следующих двоичных эквивалентов из блоков 2 памяти происходит преобразование k-рядного кода в однорядный вторым блоком

5 суммирования. Результат этого преобразования подается на второй вход первого блока 3 суммирования. По окон- 20 чании переходного процесса в блоке 3 и по приходу третьего синхроимпульса с разрешения потенциала на входе 7 преобразователя результат преобразования записывается в регистр 4. 25, Второе слагаемое С . — значение сум1 мы эквивалентов младших разрядов тетрад с десятой по семнадцатую, сформированное на выходе второго (старшего) блока 2 памяти. 30

Третье слагаемое D. равно резуль1 тату (S; ), формируемому на выходе второго блока 5 суммирования, но сдвинутому в сторону младших разрядов на один разряд относительно слагаемых, подаваемых на первыи вход перво35 го блока 3 суммирования, т.е ° D;

S;, /2 (в первом такте S = О) .

На фиг. 2 приняты следующие обозначения:

3 б матора (точка вверху является суммой одноразрядного двоичного сумматора или полусумматора; точка внизу — переносом одноразрядного сумматора или полусумматора) °

Пример. Преобразование двоично-десятичного кода 1001 1000 0111

0110 0101(i1 = 98765, 1 в двоичный код. Предполагают, что используются два блока 2 памяти и результат на выходе первого блока 3 суммирования формируется в 2-рядном коде.

В регистре 1 (фиг. 4) преобразуемого кода указано значение исходног= кода, а на шинах отмечена их разрядность °

Значение разрядов, подаваемые в

i-м такте на адресные входы первого и второго блоков 2 памяти, и значения младшего разряда первой тетрады приведены в табл. 1.

Суммы двоичных эквивалентов значений младших разрядов второй и третьей тетрад, записанные в первом блоке 2, памяти, и четвертой и пятой тет= рад, записанные во втором блоке 2 памяти, приведены в табл. 2 и 3 соотве ственно.

Процесс преобразования в устройстве двоично-десятичного кода 1001 1000

0111 0110 0101 в двоичный код приведен в табл. 4.

Промежуточный этап формирования

2-рядного кода в табл. 4 опущен (фиг. 3).

Формула и з о б р е т е н и я

Х Е f01), где i — номер такта работы устройства (i = 1,2,3,4); (i-1) — предыдущий такт работы устройства.

Следовательно первый блок 3 суммирования является преобразователем

3-рядного кода в 2-рядный. Процесс преобразования 3-рядного кода в 2рядный показан на, фиг. 3, где двоичный разряд массива слагаемых, обрабатываемых в блоке 3; : — однораз.рядный двоичный полусумматор; — одноразрядный двоичный сумматор, Q. промежуточный результат, сформированный иа выходе первого блока 3 суммирования в 2-рядном коде3, — результат, формируемый на выходе одноразрядного двоичного сумматора или полусумПреобразователь двоична-десятичного кода в двоичный, содержащий входной регистр, состоящий из группы те -рад, группу блоков памяти и первый

45 блок суммирования, первые входы которого соединены с выходами блоков памяти группы в соответствии с весами двоичных эквивалентов, адресные входы блоков памяти группы соединены с выходами младших разрядов сооТВВТсТ вующих тетрад входного регистра, информационные входы которого являются информационными входами преобразователя, управляющий вход которого соединен с входом записи входного регистра, отличающийся тем, что, с целью упрощения преебразователя, он содержит второй блок суммиро-. вания, промежуточный регистр, а вход1569993

Таблица 2

Десятичный эквивалент информации, считываемой

Код адреса первого блока

2 памяти

Информация, считываемая с первого блока 2 памяти В .

1 с первого блока 2 памяти

0000 0000

0000 1010

0110 0100

0110 1110

01

О

110

Таблица 3

Таблица11

Десятичный эквиИнформация, считываемая со второго блока 2 памяти С;

Код адреса второго блока

2 памяти

Значение младшего разряда первой тетрады

Информация, подаваемая на адресные входы первого (младшего) блока

2 памяти

Номер такта

1 валент информации, считываемой свторого блока 2 паИнформация, подаваемая на адресные входы вто рого (старшего) блока

2 памяти мяти зо

О

О

О

11000

11

11

2! 3

Таблица4

00000000000000

А<

В1

Ci

Первый такт

S„ 10014101110101

Аг

В 1101110

С 0000000

В, !001110111010 1

Второй такт

S 1010000101000 1

1101 110

101000010100 01

А

3

Третий такт

101010000011 01 и регистр выполнен сдвиговым, вход вига которого соединен с тактовым ходом преобразователя и с входом заси промежуточного регистра, инфорционные входы которого соединены с

ыходами первого блока суммирования, торые входы которого соединены с вы ходами второго блока суммирования, являющимися выходами преобразователя, 10 управляющий вход которого соединен с входом сброса промежуточиого регистра, выходы которого соединены с входами второго блока суммирования, выход младшего разряда первой тетрады вход- 1 ного регистра соединен с входом младшего разряда первых входов первого блока суммирования.

00 00 0000 0000 0000

01 00 0011 1110 1000

10 10 0111 0001 0000

11 10 1010 1111 1000

1569993

Продолкение. табл.4

А 0

В4 0000000

С4 10101011111000

О4 10101000001 101

Четвертый такт

S 11000000111001 10 I

Р " 8®8"р" ° ° iг у gÐ 2ï1ÿ þl â2 2 2з 2"Ир f zî

X Ai, )()(- ° - Х Х Х Х Х Х Х Х Х Х Х Х Х Х O Si E Ised х" ° ххх --"-хххххха о о о о о о о оа х ° ° ° хх х °" ххххххххxxxxxxxxs; их

1569993

Составитель M. Àðøàâñêèé

Техред М. Диды к Корректор О. Кравцова

Редактор М. Бланар

Заказ 1458 Тираж 660 Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101