Устройство для формирования сигналов четности
Патент 1571591
Авторы
Классы МПК
Устройство для формирования сигналов четности
Иллюстрации
Реферат
Изобретение относится к вычислительной технике и может быть использовано при организации контроля сдвигателей и формирователей кода нормализации. Цель изобретения - расширение класса решаемых задач. Устройство содержит группу 1 формирователей сигнала четности, группу 2 коммутаторов, группу 3 узлов сложения по модулю два, дешифратор 4 нулевой комбинации, дешифратор 5 границы нулей, элементы И-НЕ 6, 7, сумматор 8 по модулю два. Устройство контролирует сдвиги влево и вправо, позволяя предсказывать сигналы четности результирующего числа. Кроме того предсказывается сигнал четности кода нормализации. 1 з.п. ф-лы, 4 ил., 4 табл.
СОЮЗ COBETCHHX
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН (ц) G 06 F 11/1О
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ
flQ ИЗОБРЕТЕНИЯМ И OTHPblTHRM
ПРИ ГКНТ СССР
К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4384616/24-24 (22) 25.02.88 (46) 15.06. 90. Бюл. N - 22 (72) А.А,Самусев, В.Н,Заблоцкий и А.В,Яскульдович (53) 681.3(088.8) (56) Авторское свидетельство СССР
Р 1095184; кл. G 06 Г 11/10, 1984, Авторское свидетельство СССР
У 1285478, кл, Г 06 F 11/10, 1985. (54) УСТРОЙСТВО ДЛЯ ФОР>1ИРОВАНИЯ
СИГНАЛОВ ЧЕТНОСТИ (57) Изобретение относится к вычислительной технике и может быть использовано при организации контроля
„.Я0„„157159! А 1
2 сдвигателей н формирователей кода нормализации. Цель изобретения расширение класса решаемых задач.
Устройство содержит группу 1 формирователей сигнала четности, группу
2 коммутаторов, группу 3 узлов сложения по модулю два, дешифратор 4 нулевой комбинации, дешифратор 5 границы нулей, элементы И-НЕ 6, 7, сумматор 8 по модулю два. Устройство контролирует сдвиги влево и вправо, позволяя предсказывать сигналы четности результирующего числа. Кроме того, предсказывается сигнал четности кода нормализации. 1 з.п. ф-лы,4 ил., 3 табл.
1571591 ства,и выход 32 признака четности кода ноРмализации устройства
Формирователь сигнала четности группы 1 (фиг.2) содержит первый и втарой узлы 33 и 34 формирования сигнала четности, элемент И 35 и третий узел 36 формирования сигнала четности, информационные входы 37 и 38 первого и второго узлов формирования сигнала четности, выход 39 признака нулевой информации и выход 40 четности первого узла формирования сигнала четности, выход 41 признака нулевой информации и выход 42 четности второго узла формирования сигнала четности.
Третий узел 36 формирования сигнала четности (фиг,3) содержит элемент И 43, первый сумматор 44 по модулю два, элемент И-НЕ 45, элемент
И 46 и второй сумматор 47 по модулю два.
Дешифратор 5 границы нулей (фиг.4) содержит группу 48 элементов И-НЕ и элемент И 49.
Устройство работает следующим образом.
Допустим, что на устройство по— ступает код разрядностью N = 64, а разрядность формирователя группы 1
К=8-, Формирователь группы 1 (фиг. 2) предназначен для формирования сигналов четности бит, выдвинутых за пределы разрядной сетки (на выходе 19) и оставшихся в пределах разрядной
- сетки (на выходе 18), группы из К разрядных входов 11, а также для форр мирования сигнала четности кода нормализации для двоичного кода, установле.ного на входе 11 (на выходе
20), и сигнала признака нуля (ча выходе 21) для кода, установленноГо на входе 11. При этом формирование сигналов четности на выходах 18 и 19 осуществляется под управлением управляющих сигналов, формируемых на входах 13-15.
О
Формирование сигналов на выходах
20 и 21 осуществляется под управлением управляющих сигналов на входах 13, 15 и 17.
В простейшем случае формирователь может представлять собой четырехразрядный соответствующим образом закодированный элемент постоянного запоминающего устройства (ПЗУ), выходы которого соединены с выходами формиИзобретение отншсится к вычислительной технике,и мажет быть исполь! зовано при организации контроля сдвигателей и формирователей кода нормализации.
Целью изобретения является расширение класса решаемых задач.
На фиг.1 приведена функциональная схема .предлагаемого устройства; на фиг.2 — Функциональная схема формирователя сигнала четности группы; на фиг. 3 — функциональная .схема третьего узла формирования сигнала четности; на фиг. 4 — функциональная схема дешифратора границы нулей.
I.
Устройство (фиг. 1) содержит груп пу 1 формирователей сигнала четности, группу 2 коммутаторов, группу
3 узлов сложения по модулю два, дешифратор 4 нулевой комбинации, деi шифратор 5 границы нулей, элементы
И-НЕ 6 и 7, сумматор 8 по модулю два, групу 9 формационных входов уст- 25 ройства, группу 10 входов контроль-! ных раз рядов устрой ств а,,информацио нный вход 11 формирователя сигнала чет четности группы 1, вход 12 контрольного разряда формирователя сигнала четности группы 1, вход 13 задания величины сдвига устройства, вход 14 задания направления сдвига устройства, вход 15 считывания сигнала четности выдвинутых бит, группу 16 прямых выхо3 дов дешифратора 5 границы нулей, вход
17 считывания признака нечетности кода нормализации, выход 18 признака четности оставшихся бит формирователя сигнала четности группы 1, выход 19 признака четности выдвинутых бит формирователя сигнала четности группы 1,. выход 20 признака нечетности кода нормализации формирователя сигнала сдвига группы 1, выход 21 признака нунулевой информации формирователя сигнала четности группы 1, вход 22 считывания признака нечетности кода нормализации устройства, информационныи вход 23 дешифратора границы нулей, инверсные выходы 24 дешифратора 5 гра
5 границы нулей, второй вход 25 расширения устройства, второй выход 26 расширения устройства, первый выход
27 и первый вход 28 расширения уст5 ройства, выход 29 признака нулевои информации устройства, выход 30 узла сложения по модулю два группы 3 устройства, группу 31 выходов устрой5 15 рователя 1, а соответствующие разряды адресного входа элемента ПЗУ— с разрядами управляющих и информационных входов формирователя. При этом, например, при N = 68 и К = 8 потребуется элемент ПЗУ, имеющий
13 и более разрядных входов адресного входа. Однако быстродействие такого элемента ПЗУ является недопустимо низким.
Наибольшим быстродействием, сравнимым с быстродействием логических узлов, обладают элементы ПЗУ, имеющие восемь разрядных входов адресного входа, например, типа М556РТ10.
При этом интеграция этих ПЗУ сравнима с интеграцией программируемых логических матриц (ПЛИ). Предлагаемая структура формирователя сигналов четности позволяет использовать минимальное количество быстродействующих элементов ПЗУ (например, типа
M556PT10) или IIJIM с расширенным классом решаемых задач формирователя группы 1 за счет формирования сигнала признака нуля и сигнала четности кода нормализации.
Формирователь 1 содержит первый
33, второй 34 и третий 36 узлы формирования сигналов четности и элемент И 35. Узлы 33 и 34 могут быть построены на элементе ПЗУ, например при Н = 64 и К = 8 на элементе ПЗУ типа М556РТ10.
Элементы ПЗУ в узлах 33 и 34 кодируются в соответстзии с табл.! (для случая N = 64, К = 8),в которой Х означает произвольное значение кода.
Узел 33 предназначен для формирования сигналов четности и сигнала признака нуля для кода, установленного на входе 37, в зависимости от управляющих кодов на входах 13 и 14, а узел 34 — для формировния сигналов четности и сигнала признака нуля для части кода, установленного на входе 38, в зависимости от управляющих кодов на входах 13 и 14 (см. табл. 1) .
В табл. 1 обозначение Х 9 а. ознао чает сумму по модулю два значений бит разрядов входа 37 или 38 с номерами О, 1, 2, 3. Для построения узлов 33 и 34 вместо элементов ПЗУ могут использоваться программируемые логические матрицы (ПЛМ).
Установка на входе 14 "0" означает, что задан сдвиг вправо.
Установка на входе 14 "1" означает, что задан сдвиг влево.
Узел 36 (фиг.3) предназначен для формирования требуемых сигналов четности сдвинутого кода и выдвинутых бит с учетом сигнала четности всего двоичного кода, установленного на входе 12, или для формирования сигнала четности кода нормализации с учетом сигналов четности,сформированных в узлах 33 и 34, и управляющих сигналов на входах 39, !5, 17 (22).
Узел 36 функционирует в соответствии с табл.2 (таблицей истинности), В табл.2 обозначение ® означает сумму по модулю два значений бит а и б и(или) д, установленных на входах 40, 42 и 12.
Формирователь группы 1 функционирует следующим образом.
В исходном состоянии на входе устанавливается сдвигаемый К-разрядный двоичный код, на входе !2 — бит четности кода, установленного на входе
11, на входе !3 — код величины сдвига, а на входе 14 — код направления сдвига ("О" — сдвиг вправо, "!"— сдвиг влево).
На входах 15 и 17. формируются сигналы блокировки, которые задают режим функционирования формирователя группы 1.
При установке на входах 15 и 17 кода 00 формирователь группы 1 функционирует в режиме транзита кода с входа 12 на выход 18. На выходах
21, 20 и 19 устанавливаются коды
1, О. При установке на входах 15 и
17 кода 01 формирователь группы
71591
10 !
3S
40 нормализации (на выходе 20) для ( кода, установленного на входе !1. На выходах 21 и 19 формируются коды
1, О.
При установке на входах 15 и 17
50 кода 10 формирователь группы 1 функционирует в режиме формирования сигналов четности выдвинутых (на выходе 19) и оставшихся (на выходе 18) бит сдвинутого кода относительно кода, установленного на входе 11;
На выходах 20 и 21 устанавливает11 1 11 функционирует в режиме транзита кода
45 с входа 12 на выход 18 формирования инверсного сигнала четности кода
1571591
Установка на входах 15 и 17 кода
11 не предусмотрена .
Рассмотрим функционирование формирователя группы 1 при К = 8.
Признаком формирования сигнала четности и кода нормализации для нормализуемого кода, установленного на входе 11, является установка на вхо, де 13 нулевого кода. При этом на вхо- 10, де 15 также устанавливается нулевой код, а на входе 17 — единичный. Значение кода на входе 14 может быть произвольным, На выход 18 передается код с входа 12 (см. табл.2), так 15 как при нулевом коде сдвига код
,четности оставшихся бит равен коду !
1 четности несдвинутого кода установЭ, ленному на входе 12. На выходах уз лов 33 и 34 формируются коды в соот- 20 ветствии с табл.1.
На выходе 21 формируется сигнал признака нуля, равный "1", если на, входе 11 установлен нулевой код, или равный "О" в противном случае.
На выходе 19 формируется нулевой код (см. табл.2), так как выдвинутых бит нет. На выходе 20 формируется (см. фиг.2) сигнал четности кода нормализации. 30
Рассмотрим два примера для данного случая, когда .на входе 11 установлен код 00010101 (или код 00000011) .
На входе 12 необходимо .установить коды четности, равные соответственно
1 (O) °
На входе 37 устанавливаются коды 0001 (0000), а на входе 38 — коды 0101 (0011).
В соответствии с табл.1 на выходах
39, 40 и 41, 42 формируются коды соответственно 00 (11) и 01 (01). В со. ответствии с табл.2 на выходах 20, 19 и 18 формируются коды 1, О, 1 (100) °
Для первого кода код нормализации равен трем, т.е.. коду 011, для которого сигнал четности равен О. Инверсное значение сигнала четности равно
1, т.е. соответствует значению кода на выходе 20.
Для второго кода код нормализации равен шести, т.е. коду 110, для кото- 55 рого сигнал четности равен О. Инверсное значение сигнала четности равно
1, т.е. соответствует значению кода на выходе 20. В обоих случаях на выходе 21 формируется "О", указывающий, что коды на входе 11 не равны .нулевому.
В случае, если код на входе 13 не равен нулевому, формирователь 1 функционирует только в режиме форми- . рования сигналов четности для оставшихся и выдвинутых бит сдвигаемого кода, установленного на входе 11. В этом случае на входе 11 устанавливается сдвигаемый код, на входе 13— код величины сдвига, на входе 14— код направления сдвига, на выходе 17"О", а на входе 15 — "1" °
На входе 12 устанавливается код ° четности для кода, установленного на входе 11.
Рассмотрим случай, когда на входе
11 установлен код 10110101. На входе
12 устанавливается код четности, равный 1.
Рассмотрим случай сдвига на величину, равную 2 и 6, т.е. на. входе 13 устанавливается код 010 (110}.
При "О" на входе 14 (т,е, при сдвиге вправо) в соответствии с табл.1 на выходах 39, 40 и 41, 42 (с учетом того, что на входах 37 и
38 установятся коды соответственно
1011 и 0101) формируются коды 10 (10) и 11 (10). На выходе 21 устанавливается "1". В соответствии с табл.2 на выходах 20, 19 и 18. устанавливаются коды 1, 1,. О (1, О, 1).
При сдвиге вправо кода 10110101 на 2 (6) бит за пределы разрядной сетки выдвинутся биты 01 (110101}, код четности которых равен 1 (О), Не выдвинутыми за пределы разрядной сетки (оставшимися) будут биты
101101 (10), код четности которых равен О (1).Таким образом,на выходах
19 и 18 сформированы требуемые сигналы четности.
В формирователе сигналов четности обеспечивается формирование требуемых сигналов четности невыдвинутых и выдвинутых бит сдвигаемого кода, который устанавливается на информационном входе 11 формирователя группы 1.
При установке на входе 13 нулевого кода дополнительно на выходах 20 . и 21 формируются соответственно сигнал четности кода нормализации и сигнал признака нуля кода, установленного на входе 11. При этом исполь157!591
1а зуются одни и те же аппаратные средства (узлы 33, 34, 36).
Следовательно, достигается расширение класса решаемых задач за счет формирования сигналов четности кода нормализации для кода, установленного на входе 11.
Дешифратор 5 предназначен для фор- 10 мирования управляющего кода для формирователей сигналов четности, фикси— рующего границу нулей слева в коде, установленном на информационном входе.
В дешифраторе 5 (фиг.4) нули коIt II дируются 1 . При установке на входе
22 "0" на выходе 16 формируется нулевой код, на выходе 24 — единичный, а на выходе 29 — "0", При установке на входе 22 " 1" дешифратор 5 функционирует в соответствии с табл.3 (при количестве разрядов информационного входа, равном четырем), Если на i левых разрядах входа 23 установлены "1,то íà (i-1)-м разряде выхода 16 формируется "! ", а на остальных разрядах выхода 16 — "0".
На выходе 24 формируется обратный (инверсный) сформированному на выхо- 30 де 16 коду код, кроме. второго разряда.На выходе 29 (2-м разряде выхода
24) формируется "1" ("0") при установке на всех разрядах входа 23 и на входе 22 "1". В остальных случаях на выходе 29 (2-м разряде выхода 24) формируется "0" ("1") °
В исходном состоянии устройства на входе 9 устанавливается сдвигаемый или нормализуемый двоичный код, 40 на входе 10 — контрольный код побайтных сигналов четности, на входе
13 — код вели .ины сдвига, на входе
14 — код направления сдвига. При установке на входе 14 "0" - задается 45 сдвиг вправо, а при установке на входе 14 "1" — сдвиг влево.
На входе 22 устанавливается "1" ° .
В случае, если используются только логические сдвиги, на входах 25 и 50
28 устанавливаются "0".
Предположим, что на входе 13 установлен ненулевой код.
При установке на входе 14 "0" на выход i-го (i = 1, 2, 3) коммутато-. ра группы 2 передается код с выхода
19 (i-1)-ro формирователя 1. Этот код суммируется по модулю два в i-м элементе 3 с кодом, сформированным на выходе 18 i-ro формирователя. группы 1. В формирователях группы 1 формируются сигналы четности в соответI ствии с приведенным выше алгоритмом функционирования узла I, В результате на i-м разряде выхода 31 формируется сигнал четности i-го байта логически сдвинутого вправо на величину задаваемую кодом на вхоДе 13, N-разрядного кода относительно кода, установленного на входе 9. Сигнал четности 0-ro байта формируется аналогично как и i-ro разряда с тем отличием, что на выход 0-го коммутатора группы 2 передается нулевой код с входа 28, При установке на входе 14 "1" (т,е. задается сдвиг влево) на выход i-го (i = О, 1, 2) коммутатора группы 2 передается код с выхода 19 (i+1)-ro формирователя группы 1.
Этот код суммируется по модулю два в i-м элементе группы 3 с кодом, сформированным на выходе 18 i-го формирователя группы 1. В формирователях группы 1 формируются сигналы четности в соответствии с приведенным вьппе алгоритмом функционирования узла группы 1. В результате íà 1-м разряде выхода 31 формируется сигнал четности i — го байта логически сдвинутого на величину, задаваемую кодом на входе 13, N-разрядного кода относительно кода, установленного на входе 9. Сигнал четности 3-го байта формируется аналогично как и i-ro разряда с тем отличием, что на выход
3-ro коммутатора группы 2 передается нулевой код с входа 25.
В обоих случаях значение (К) бита четности i-ro байта сдвинутого кода формируется в соответствии с алгоритмом К = f + р, где f — значение четности выдвинутых бит байта, соседнего относительно i-го байта. сдвигаемого кода со стороны, противоположной направлению сдвига; р— значение четности оставшихся бит
i-ro байта сдвигаемого кода. Сигналы со значением четности f и р формируются соответственно на выходах 19 и 18 узлов группы 1.
В рассмотренных случаях на входе
23 и выходе 15 устанавливается единичный код, на выходах 20 всех узлов группы 1 — "1", так как на выходе
11 157
16 формируется нулевой код. На выходе 29 формируется "1", на выходе
24 — код 110.
В результате на выходе 32 форми, руется "1". Значения сигналов на вы. ходах 29 и 32 не учитываются при установке на входе 13 кода, не равного нулевому.
При установке на входе 13 нулевого кода узлы группы 1 функционируют в соответствии .с описанным выше алгоритмом с учетом того, что на выходе
15 дешифратора 4 устанавливается нуле. вой код. Формирование сигналов четности на выходе 31 осуществляется в рассматриваемом случае аналогично, как и при ненулевом коде на входе 13, На выходах 21 узлов группы 1 формиру-. ются сигналы признака нуля групп бит
Б-разрядного кода, установленных на входах 11. С помощью дешифратора 5 на выходе 16 формируется управляющий код, под действием которого выход
20 узла групп 1, который является первым слева узлом и на входе 11 которого установлен код, не равный нулевому, разблокируется.
Выход 20 всех остальных узлов группы 1, кроме крайнего левого, блокируется путем формирования на нем "1"
На выходе 20 крайнего левого узла группы 1 всегда устанавливается единица, если на входе 11 установлен нулевой код (см. описание функционирования узла группы 1). С помощью сигналов на выходе 24 и элементе И-НЕ
7 формируется сигнал четности старшей части кода нормализации, определяющей количество групп нулевых бит слева на входах 11.
Через элемент И-НЕ 6 передается сигнал четности младшей части нормализации, определяющей количество нулевых бит слева в первой ненулевой слева группе бит, f
В результате на выходе 32 формируется сигнал четности для всего кода нормализации для кода, установленного на входе 9.
Если на входе 11 крайнего левого узла группы 1 установлен ненулевой код, то на выходе 16 формируется нулевой код, а на выходе 24 — единичный код. В результате на выход 32 передается сигнал четности кода количества нулевых бит слева кода, уста1591 1
5Î
5
1Î
30 новленного на входе 11 крайнего левого узла группы 1.
Если на входе 9 установлен нулевой код, то на выходе 16 также сформируется нулевой код, а на выходе 20 всех узлов группы 1 — единичный код.
На выходе 24 сформируется код 110, на выходе 29 — "1", В результате на выходе 32 сформируется "1", что соответствует сигналу четности для кода нормализации, равному 10000 (при N = 32, K = 8 ).
Таким образом, обеспечивается формирование сигнала четности для кода нормализации.
Расширение класса решаемых задач устройства формирования сигналов четности достигается за счет формирования сигнала четности для кода нормализации.
Благодаря формированию сигнала четности кода нормализации обеспечивается возможность организации контроля по четности указаНного шифратора кода нормализации с минимальными дополнительными аппаратными затратами. При этом. обеспечивается контроль и выход признака нуля, так как сигнал четности кода нормализации формируется с учетом значений сигналов на выходе, признака нуля, который является старшим разрядом выхода кода нормализации.
Формула изобретения
1. Устройство для формирования сигналов четности, содержащее группу формирователей сигнала четности и группу узлов сложения по модулю, два, причем информационные входы формирователей сигнала четности группы образуют группу информационных вхоцов устройства, входы контрольных разрядов формирователей сигнала четности группы образуют группу входов контрольных разрядов устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач, в него введены группа коммутаторов, дешифратор нулевой комбинации, дешифратор границы нулей, два элемента И-НЕ и сумматор по модулю два, причем вход задания величины сдвига устройства подключен к входам задания величины сдвига формировате1 лей сигнала четнс-.и группы и информационному входу дешифратора ну1571591
30
55 левой комбинации, выход которого подключен к входам считывания признаков четности выдвинутых бит формирователей сигнала четности группы, вход задания направления сдвига устройства подключен к входам задания направления сдвига формирователей сигнала четности группы и управляющим входам коммутаторов группы, выходы которых соединены с первыми входами соответствующих узлов сложения по модулю два группы, выходы которых образуют группу выходов устройства, вход считывания признака нечетности кода нормализации устройства подключен к входу считывания признака нечетности кода нормализации первого формирователя сигнала четности rpynrw и тактовому входу дешифратора границы нулей, i-e прямые выходы которого соединены с входами считывания сигнала нечетности (i+1)-го формирователя сйгнала четности группы (1 i C ш-1,где m — число формирователей сигнала четности группы), m-й прямой выход дешифратора границы нулей является выходом признака нулевой информации устройства, выходы признака четности оставшихся бит формирователей сигнала четности группы соединены с вторыми входами соответствующих узлов сложения по модулю два группы, первый информационный вход первого коммутатора группы является первым входом расширения устройства, выход признака четности выдвинутых бит первого формирователя сигнала четности группы соединен с первым информационным входом второго коммутатора группы и является первым выходом расширения устройства, выход признака четности выдвинутых бит каждого j-го формирователя сигнала четности группы (2 j (ш-1 ) соединен с первым информационным входом (j +
+ 1)-го коммутатора группы и вторым информационным входом ()-1)-ro коммутатора группы, выход признака четности выдвинутых бит k-ro формирователя сигнала четности группы соединен с вторым информационным входом (1с—
1)-го коммутатора группы и является вторым выходом расширения устройства, второй информационный вход ш-гб коммутатора группы является вторым входом расширения устройства, выходы нечетности кода нормализации формирователей признака четности группы соединены с соответствующими входами первого элемента И-НЕ, инверсные выходы дешнфратора границы нулей соединены с соответствующими входами второго элемента И-НЕ, выходы первого и второго элементов И-НЕ соединены с соответствующими входами сумматора по модулю два, выход которого является выходом признака четности кода нормализации устройства, выходы признака нулевой информации формирователей сигнала четности группы соединены с соответствующими разрядами информационного входа дешифратора границы нулей.
2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что формирователь сигнала четности группы содержит три узла формирования сигнала четности и элемент И, причем выходы четности первого и второго узлов формирования сигнала четности и вход контрольного разряда формирователя,подключены к информацион-, ным входам третьего узла формирования сигнала четности, выход признака нечетности кода нормализации которого является выходом признака нечетности кода- нормализации формирователя, выходы признака четности оставшихся бит и выдвинутых бит третьего узла формирования сигнала чет,ности являются соответственно выходами признаков четности оставшихся бит и выдвинутых бит формирователя, выходы признака нулевой информации первого и второго узлов формирования сигнала четности соединены соответственно с первым и вторым входами элемента И, выход которого является выходом признака нулевой информации формирователя, входы задания направления и величины сдвига формирователя подключены соответственно к входам задания направления и величины сдвига первого и второго узлов формирования сигнала четности, младшие и старшие разряды информационного входа формирователя подключены к информационным входам первого и второго узлов формирования сигнала четности, вход считывания признака четности выдвинутых бит формирователя и вход считывания признака нечетности кода нормализации формирователя подключены соответственно к входу считывания признака четности
1571591 выдвинууыХ бит и входу считывания . третьегб узла формирования сигнала
Г признака нечетности хода нормализаци i четности.
Т..а блица
ВЬЮ ЮЮ«ВМ
Узел 34
Узел Зз юя« ««а«ФВюЮ,Входы (адресный вход) М«4 ВФ ° юе! 37
Входы (адресный вход) Выходы
Выходы
° 1
38 41
42.
1
О
1
О
О
О
1
О
О 1
0
О
О
0001
001Х
О
001
001
011
011
011
011
011
011
011
011
0001
001Х
01ХХ
1ХХХ
ХХХО
ХХХ1
ХХОО
ХХ01
ХХ10
ХХ11
ХООО
Х001
Х010
ХО11
Х100
Х101
Х110
Х111
Х
01ХХ
О
0
О
О
О
Р
0
О
О
О
О
О
1
ХХХ1
ХХО0
ХХ01
ХХ10
Х00О
Х001
X0f0
X0$f
Х100
1ХХ а„а а .аэ
Х101
Х110
Х111
001
011
101
101
11О
111
111
111
111
111
111
111 111
ХХХХ
ХХХХ
ХХХХ
ХХХХ
ОХХХ
1ХХХ
ООХХ
01ХХ
1ОХХ
11ХХ
ОООХ
001Х
01ОХ
011Х
10ОХ
101Х
110Х
111Х
ООХХ
01ХХ
1 ОХХ
11ХХ
ОООХ
001Х
010Х
011Х
100Х
101Х
110Х
111Х 1
1
1
1
1
О
О
1
О
001
010 .
011
101
101
ff0
1 1f
111
11.!
111
111
1f1
111
111
001.
001
О!О
011
011
011 .011
011
Of1
011
011
О
1
О
О
О
О
О
О
1
О
О
1
О
О
О
О
О
1
О
О
1
О
О
Х
Х
Х
Х
О
О
:О
О
О
О
О
О
О
О
О
О
О
О
О
1
1
1
1 !
1
1
1
1
1
О
О
О
1
1
1
1.
1
1
1
1
1
1
1
1
1
1
1
17!
571591
Таблица 2
Входы
ыходы д 1 д а д 1 д а д 1 д а+б д 1 д а+б
0 0 О, Х Х
0 0 1 а Х
0 1 0 а Х
0 1 1 а Х ! 0 0 Х Х
1 0 1 а б
1 1 0 а б
1 1 1 а б
Таблица 3
Вход 23
Выходы
2А
0 1
0 0
1 0
0 1
0 0
0 0
0 1
0 Х
1 0
1 1
1 1
1 1
2 3
Х Х
Х Х
0 Х
1 0
1 1
0 1
0 0
1 1
0 1
0 д
0 д а д+а а д+а
0 д
0 д а+б а+б+д а+б а+б+д
1 2
1 1
1 1
0 1
f 1
1 0
0
0 !
l571591!
) ) Составитель В.Гречнев
Редактор А.Лежнина Техред М.Ходанич Корректор И.Кучерявая
Заказ 1513 Тираж 569 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101
Г
I
).
)
I
) с
l
) )
l
1 !
1 з!