Модуль матричного коммутатора

Модуль матричного коммутатора

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных вычислительных систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах. Цель изобретения - упрощение модуля. Поставленная цель достигается тем, что модуль матричного коммутатора содержит с первого по третий блоки 1.1-1.3 организации очередей сообщений, регистр 2 идентификатора модуля, блок 3 анализа очереди сообщений, мультиплексор 4, регистр 5, демультиплексор 6, триггер 7, блок 8 синхронизации, первый и второй элементы сравнения 9 и 10, первый и второй дешифраторы 11 и 12, элемент И 13. 2 з.п.ф., 4 ил., 2 табл.

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН (У1)5 G 06 F 7 00 15!16

Ц :. i,СР, ",Е

-н ь 1.,» ц т,". „-.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР (21) 4486837/24-24 (22) 26.09.88 (46)- 30.06.90. Бюл. М 24 (72) В.A.Ìåëüíèêîâ, П.И.Кныш, Ю.Н.Силантьев, В.Ф.Мочалов и В.В.Копылов (53) 681.325(088.8) (56) Авторское свидетельство СССР и 1290291, кл G 06 F 7/00, 1987.

Авторское свидетельство CCCP

8 1376094, кл. G 06 F 7/00, !987. ($4) МОДУЛЬ МАТРИЧНОГО КОММУТАТОРА (57) Изобретение относится- к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных вычислиЪ

„„Я0„„1575 I 67 А 1

2 тельнь|х систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах. Цель изобретения упрощение модуля. Поставленная цель достигается тем, что модуль матричного комму-;атора содержит с первого по третий блоки 1 ° 1-1.3 организации очередей сообщений, регистр 2 идентификатора модуля, блок Занализа очередисообшений, мультиплексор 4, регистр 5, демультиплексор 6, триггер 7, блок

8 синхронизации, первый и второй элементы сравнения 9 и 10, первый и второй дешифраторы 11 и 12, элемент

И 13. 2 з.п. ф-лы, 4 ил., 2 табл.

1S75167

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации.мультиплексорных вычислительных систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах. 10

Цель изобретения - упрощение моду: ля.

На фиг. 1 представлена схема мо,дуля матричного коммутатора; на, фиг. 2 - схема блока организации оче- 15 . редей сообщений; на фиг. 3 - схема блока анализа очереди сообцений:, на фиг. 4 - пример организации матричного коммутатора размерностью Зх3, Модуль матричного коммутатора содержит с первого по третий блоки

1.1 - 1.3 организации очередей сообщений, регистр 2 идентификатора мо- дуля, блок 3 анализа очереди сообщений, мультиплексор 4, регистр 5, де- 25 мультиплексор 6, триггер 7, блок 8 .синхронизации, первый 9 и второй 10 элементы сревнения, первый 11 и второй 12 дешифраторы, элемент И 13, с первой по третью группы информацион° ных входов 14-16 модуля, с первой по третью группы выходов 17-19 модуля.

Блок 1 содержит с первого no k-й регистры 20.1 - 20.k (где k — глуби35 на очереди сообщений), первую группу из (k-1) элементов ИЛИ 21.k — 21.k-1, демультиплексор 22, первую группу из k элементов И 2Я, 1 — 23.k, вторую группу из k элементов И 24,1 - 24.k, вторую группу из k элементов ИЛИ

25.1 - 25.k, регистр 26 глубины очереди, первый элемент И 27, элемент

НЕ,28, второй элемент И 29, элемент

ИЛИ 30, элемент 31 задержки.

Блок анализа очереди сообщений содержит узел 32 постоянной памяти, с первого по третий элементы сравнения 33-35, элемент ИЛИ 36.

Блоки 1.1 - 1.3 организации очередей сообщений предназначены для организации очередей сообщений, поступающих от двух соседних аналогичных устройств и собственного устройства, например процессорного элемента в мультипроцессорной системе.

Регистр 2 идентификатора модуля предназначен для хранения кода, onределяющего местоположение модуля в матрице модулей, коммутатора.

Блок 3 анализа очереди сообщений предназначен для анализа загруженности блоков 1.1 — 1.3 организации . очередей сообщений и организации их опроса в зависимости от длины очереди поступивших сообщений.

Демультиплексор 6 предназначен для коммутации сообщения в зависимости от его принадлежности в одно из трех направлений - к соседним модулям вправо или вверх, к собственному процессорному элементу или другому операционному устройству.

Модуль работает следующим образом.

Матричный коммутатор состоит из множества однотипных программируемых модулей, осуществляющих передачу сообщений в двух направлениях — в горизонтальном (слева направо) и в вертикальном (снизу вверх) . Так как строка модулей образует одно кольцо, а столбец другое кольцо, то имеется возможность полносвязного взаимодействия модулей.

Пусть необходимо осуществить коммутацию сообщения от модуля с номером (31) к модулю с номером (13).

В этом случае сообщение от операционного устройства поступает на вход

14 модуля и заносится в блок 1.1 ° В два других блока 1.2 и 1.3 заносится инфсрмация в данном случае от модулей (33) и (11) .

Так как регистры 20.1 — 20.k блока 1.1 находились в нулевом состоянии, то на выходах элементов И 24.124.k присутствуют сигналы логических единиц. Эти сигналы поступают на управляющий вход демультиплексора 22 и определяют запись сообщения в регистр 20.1 через элемент ИЛИ 21 ° 1.

Состояние регистра ?0.1 будет отличным от нулевого и на выходах элементов И 24.1 - 24.k будет код

11...0, который заносится в регистр

26 глубины очереди. На выходе элемен" та НЕ 28 появляется сигнал логической единицы, идентифицирующий наличие информации в блоке 1.1. Этот сигнал одновременно с кодом длины очереди с выхода регистра 26 поступает с выхода блока 1.1 на вход блока 3 анализа очереди сообщений. На выходе элемента ИЛИ 36 формируется сигнал логической единицы, который устанав5 15 ливает триггер 7 в единичное состоя-ние.

Так как очереди сообщений в блоках !." и 1.3 пусты, то на выходе

1 элемента сравнения 33 блока 3 формируется сигнал "Больше", который, поступая на вход узла 32 постоянной памяти, образует на его выходе код опроса блока 1 ° 1. Этот код поступает на управляющий вход мультиплексора

Й и по первому тактовому импульсу с выхода блока 8 синхронизации информация с регистра 20.1 блока 1.1 через мультиплексор будет занесена в регистр 5.

75!67 6

Табли ца 1

15 ходит следующим образом. Адресная часть сообщения сравнивается с адресом (идентификатором) модуля по номерам строки и столбца и определя" ется одно из трех возможных направлений передачи по следующему правилу.

Пусть А и  — коды адресов модуля соответственно по горизонтали и вертикали в матричном коммутаторе, а

С и D — коды адресов приемника инФормации.

Процедура выбора направления передачи информации определяется табл.1.

Передаваемое сообщение состоит из двух частей — адресной и операци онной. При этом адресная часть определяет местоположение модуля-получателя информации по горизонтали (в строке) и вертикали (в столбце).

1 Поэтому при несовпадении адресов по горизонтали и вертикали с кодом-идентификатором модуля, считываемым из регистра 2 на элементах сравнения 9 и 10, определяется дешифратором

12 (выдачи) продвижение сообщения в горизонтальном направлении - на соответствующий выход демультиплексора б.

С выхода блока 3 анализа очереди сообщений выдается код опроса блока 1.1. Этот сигнал с выхода дешифратора 11 (опроса) поступает на управ" ляющий вход блока 1.1.

Очередной тактовый импульс с выхода блока 8 синхронизации поступает на вход синхронизации блока

1.1. Этот сигнал через элемент И 29 и элементы ИЛИ 25.1 — 25Л поступает на входы записи-чтения регистров

20.1 — 20.k,. в результате чего произойдет сдвиг информации. Так как регистр 20.2 был в нулевом состоянии, то в регистр. 20.1 будет занесена нулевая информация. На выходе элемента

НЕ 28 будет сигнал логического нуля.

И если очереди сообщений в блоках !.2 и 1.3 пусты, то на выходе элемента ИЛИ 36 будет сигнал логического нуля. Этот сигнал поступает на инверсный вход элемента И 13 и разрешает тем самым обнуление триггера 7 по очередному тактовому импульсу с выхода блока 8 синхронизации.

Выбор направления передачи информации в матричном коммутаторе проис.

Соотношение кодов адресов

Направление передачи сообщения по горизон- по вертитали кали

А С

А>С

А)С

A(C

АсС

АсС

А =- С

A=C

А=С

В > D

В = D

В < D

В ) D

В = D

В с D

В ) D

B=D

B(D

Вправо

Вверх

Вправо

Вправо

Вверх

Вправо

Вправо

Свой модуль

Вправо

Процедура выбора направления продвижения информации реализуется дешифратором 11.

Процедура опроса блоков 1.1 - 1.3 основана на приоритетном обслуживании блоков, имеющих максимальную глубину очереди сообщений. При равенстве очередей осуществляется последовательный их опрос, начиная с .бло45 ка 1.1, что реализуется блоком 3 анализа очереди сообцений °

Сравнение кодов длин (глубины) очередей осуществляется элементами сравнения 33-35, и в засивисимости

50 от их соотношения с выходов узла 32 постоянной памяти выдается код опроса блоков 1.1 - 1.3 в соответствии со следующим правилом. Пусть О,, Р и R соответственно длины очередей в

55 первом, втором и в третьем блоках

1.1 - 1.3, тогда работа блока 3 мо,жет быть реализована в соответствии с содержимым узла 32 постоянной памяти, которое представлено в табл.2.

Таблица 2

Порядок обслуживания блоков

СОотношение кодов длин очередей! (од опроса

0;= P =.R

О,-- P.> К

0;=P (R

O - R >Р

0=R (P

Р, = R >О

P. =R (О

О> P >R

О(P (R

-00

ОО

00.

01

01

ОО

О

О

О

20

Формула изобретения

1. Модуль матричного коммутатора, с одержащий с первого по третий блоки организации очередей сообщений, мультиплексор, регистр идентификатора модуля, демультиплексор, регистр, триггер, первый и второй дешифраторы, элемент И и блок синхронизации, при- ЗО ! чем выходы первой группы блоков оргайизации очередей сообщений с первого

По третий подключены соответственно

К информационным входам с первой по третью групп мультиплексора, выход триггера подключен к входу режима блока синхронизации, первый выход ко1 oporo подключен к входам записи-чте.ния регистра и регистра идентификатора модуля, второй выход блока синхрони- 40 зации подключен к входам синхронизации блоков организации очередей сообщений с первого по третий, информационные входы которых подключены

=оответственно к информационным входам групп с первой по третью модуля, выход элемента И подключен к входу . установки в "0" триггера, третий выход блока синхронизации подключен к первому информационному входу демуль- 0 типлексора, второй информационный вход которого подключен к пеовому выходу регистра, о т л и ч а ю щ и йс я тем, что, с целью упроцения модуля, он.содержит блок анализа очереди сообщений, первый и второй элементы сравнения, причем выходы второй группы блоков организации очередей сообщений с первого по треТий подключены соответственно к информационным входам первой, второй и третьей групп блока анализа очереди сообщений, первый выход которого подключен к управляющему входу мультиплексора и к входу первого дешифратора, с первого по третий выходы которого подключены соответственно к управляющим входам блоков организации очередей сообщений с первого по третий, второй выход блока анализа очереди сообщений подключен к информационному входу триггера и к первому входу элемента

И, второй вход которого подключен к третьему выходу блока синхронизации, аыход мультиплексора подключен к информационному входу регистра, второй выход которого подключен к первому входу первого элемента сравненйя и к трвтьему информационному входу демультиплексора, третий выход регистра подключен к первому входу второго элемента сравнения и к четвертому информационному входу демультиплексора, выходы первой, второй и третьей групп которого подключены соответственно к выходам первой, второй и третьей групп модуля, первый и второй выходы регистра идентификатора модуля подключены соответственно к вторым входам пеового и второго элементов сравнения, выходы которых подключены к входам второго дешифратора, выходы которого подключены к управляющим входам демультиплексора.

2. Модуль по и, 1, о т л и ч а юшийся тем, что каждый блок организации очередей сообщений содержит

k регистров (где k — глубина очереди сообщений), демультиплексор, первую группу из k-1 элементов ИЛИ, первую и вторую группы по k элементов И в каждой, вторую группу из k элементов

ИЛИ, регистр глубины очереди, первый и второй элементы И, элемент НЕ,элемент ИЛИ и элемент задержки, причем в каждом блоке организации очередей сообщений первый информационный вход блока организации очередей сообщений подключен к первым входам элементов

И первой группы и к первому входу элемента ИЛИ, выход которого подключен к входу элемента задержки, выход которого подключен к входу записичтения регистра глубины очереди, с второй по а-й информационные входы (где а - разрядность сообщения) блока организации очередей сообщений

15 подключены соответственно к информационным входам с первого по а-й демультиплексор, выходы первой группы которого подключены соответственно к информационным входам первого регистра, выходы с второй no k-ю группу демультиплексора подключены соответственно к входам первых групп элементов ИЛИ с первого по (k-1)-й первой группы, выходы которых подключены соответственно к информацион ным входам регистров с второго по

k-й, выходы Ъ-ro регистра.(где Ь =

1, ..., k-1) подключены соответственно к входам второй группы Ь-го элемента ИЛИ первой группы и соответственно к входам b-ro элемента И второй группы, выходы k-ro регистра подключены соответственно к выходам первой группы блока организации очередей сообщений и соответственно к входам k-ro элемента И второй группы, выход с-го элемента И первой группы (где с = 1, ..., k) подключен к первому входу с-го элемента ИЛИ второй группы, выход которого подключен к входу заПиси-чтения с-го регистра, вход синхронизации и управляюций вход блока организации очередей сообщений подключены соответственно к первому и второму входам первого элемента И, выход которого подключен к вторым входам элементов ИЛИ второй группы, к второму входу 5лемента ИЛИ и к управляющему входу демультиплексора, выход с-го элемента И второй группы подключен к второму входу с-го элемента И первой группы, к с-му управляющему входу группы, демультиплексора, к с-му информационному входу регистра глубины очереди и к входам

75167 10 второго элемента И, выход которого подключен к входу элемента НЕ, выхо- ды регистра глубины очереди и выход

5 элемента НЕ подключены к выходам второй группы блока организации очеред ей сообщен и и .

3. Модуль поп. 1, отли чаюшийся тем, что блок анализа очереди сообщений содержит три элемента сравнения, элемент ИЛИ и узел постоянной памяти, причем первые информационные входы первой, второй и третьей ° групп блока анализа очереди сообщений подключены соответственно к первому, второму и третьему входам элемента ИЛИ, с второго по а-й информационные входы первой группы бло20 ка анализа очереди сообщений подключены соответственно к входам первой группы первого и второго элементов сравнения, с второго по а-й информационные входы второй группы блока анализа очереди сообщений подключены. соответственно к входам второй группы первого элемента сравнения и соот" ветственно к входам первой группы третьего элемента сравнения„ с вто30 рого по а-й информационные входы третьей группы блока анализа очереди сообщений подключены соответственно к входам вторых групп второго и третьего элементов сравнения, первые выходы, вторые выходы и третьи выходы элементов сравнения с первого по третий подключены соответственно к адресным входам узла постоянной памяти, выход которого подключен к перво40 му выходу блока анализа очереди сообщений, второй выход которого подключен к выходу элемента ИЛИ °

157Ó 67

Составитель B.Ñèèðêîâ

Техреду M.Ходанич Корректор М.Максимишинец

Редактор Н.Киштулинец

Заказ 1784 1 и раж 57" Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иоскэа, Ж-.35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101