Устройство для умножения двух @ -разрядных чисел

Устройство для умножения двух @ -разрядных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобретения - упрощение устройства. Новым в устройстве является выполнение операции умножения без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей перезаписи для случая N<SB POS="POST">мт</SB>*98N<SB POS="POST">мн</SB> (N<SB POS="POST">мт</SB>, N<SB POS="POST">мн</SB> - число значащих разрядов множителя и множимого). Такое выполнение операции умножения обеспечивается за счет дополнительного введения первого 6 и второго 7 коммутаторов. При N<SB POS="POST">мт</SB>*98N<SB POS="POST">мн</SB> обеспечивается коммутация множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разрядов сомножителя и коммутация множителя через коммутатор 7 на вход диагональных элементов И 1 матрицы из N<SP POS="POST">2</SP> элементов. При N<SB POS="POST">мт</SB>≤N<SB POS="POST">мн</SB> сомножители коммутируются наоборот. Исключение сложных цепей перезаписи сомножителей и замена их цепями коммутации обеспечивает упрощение устройства. 7 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК,!у!) G 06 F 7!52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMV СВИДЕТЕЛЬСТВУ

4 Э М Я l4 «4 f4 g аж/

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР

1 (21) 4421483/24-24 (22) 07.05.88 (46) 30.06.90. Бйл. 1« 24 (72) А.М.Романов и В.В.Джус (53) 681.325(088.8) (56) Справочник по интегральным микросхемам./Под ред. Б.В.Тарабрина, N.:

Энергия, 1981.

Авторское свидетельство СССР

В .623204« кл. G 06 F 7/52, 977.

Авторское свидетельство СССР !

« 99!418, кл. С 06 F 7/52, 1981. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ— и-РАЗРЯДНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобретения— упрощение устройства. Новым в устройÄÄS0ÄÄ 15 5174 А 1

2 стве является выполнение операции умножения без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей пере. случая N ) N>„(N„„° N>< число значащих разрядов множителя и множимого) . Такое выполнение опера" ции умножения обеспечивается за счет дополнительного введения первого 6 и второго 7 коммутаторов. При N > N обеспечивается коммутация множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разрядов сомножителя и коммутация множителя через коммутатор 7 на вход диагональных элементов И 1 матрицы из и т и элементов, При N T « - N > сомножители Е коммутируются наоборот. Исключение сложных цепей перезаписи сомножителей

I и замена их цепями коммутации обеспе- i чивает упрощение устройства. 7; ил.

15751,74

Изобретение относится к вычислительой технике и может быть использовано быстродействующих устройствах цифроой обработки сигналов асинхронного типа для получения произведения двух двоичных чисел, представленных параллельным кодом.

Цель изобретения — упрощение уст ройства. 10

На фиг.1 изображена функциональная схема устройства для умножения двух п-разрядных чисел (для и 4); на фиг,2 - пример реализации первого ком| мутатора: на фиг.3 — пример реализа ции второго коммутатора; на фиг,4— структурная, схема блока послецователь,. ного опроса значащих разрядов сомножителя; на фиг,5 — структурная схема блока сравнения кодов; на фиг.б — при"20 мер реализации блока синхронизации; на фиг.7 — временные диаграммы управ-. ляющих сигналов блока синхронизации..

Устройство для умножения двух ,и-разрядных чисел (фиг.1) содержит матрицу из пхп элементов 1 И (2n-3).разрядный блок 2 элементов ИЛИ, п"разрядный регистр 3 множителя, и-разрядный регистр 4 множимого, (2n-1)-разрядный накапливающий: сумматор 5 первый коммутатор б, Второй коммутатор 7, блок 8 последовательного опроса значащих разрядов сомножителя, блок 9 сравнения. кодов, блок

10.c : ÐÎíèýÿöèè ВхОд 11 перВого сомножителя устройства, вход 12 второго сомножителя устройства, управляющий вход 13 "Пуск" устройства, выход 14 результата устройства, выход

15 Конец устройства. 40

Первый коммутатор б (фиг.2) содержит четыре группы по п элементов И в каждой 16-19 и две группы по п элементов ИЛИ в каждой 20 и 21.

Второй коммутатор 7 (фиг.3) содержит две группы по и элементов И в каждой 22 и 23 и группу из и элементов ИЛИ 24.

Блок 8 последовательного опроса значащих разрядов сомножителя (фиг.4). содержит первую группу из и элементов И 25, группу из и элементов ИЛИ

26, группу из п элементов задержки 27 и вторую группу из и элементов И 28.

Блок 9 сравнения кодов (фиг.5) содержит первую группу из и- элементов

И 29, первую группу из и триггеров

30, первую группу из (n-1)-го элемента И 31, схемы 32 сравнения, вторую; группу из п триггеров 33, вторую группу из (и-1)-ro элемента И 34 и вторую группу из и элементов И 35.

Блок 10 синхронизации (фиг.б) содержит формирователь 36 импульса, элемент HE 37, группу из (n+1) элементов задержки 38 и (и-1)-входовой элемент ИЛИ 39. ,Блок 10 синхронизации организует синхронную работу отдельных блоков в устройстве для умножения. Работа блока 10 синхронизации начинается с поступления на его управляющий вход по входу 13 "Пуск" устройства сигнала (фиг,7а). Под действием этого сигнала блок 10 синхронизации формирует следующую последовательность управляющих импульсов: управляющий импульс установки в нопь" триггеров блока 9 и накапливающего сумматора 5 (фиг.7б); управляющий импульс "прием сомножителей" в регистры множителя 3 и множимого 4, а также в триггеры бло" ка 9 (фиг.7в); управляющие импульсы "сдвига кодов сомножителей" в триггерах блока 9 сравнения кодов.(фиг.7г); управляющий импульс "опроса значащих разрядов сомножителей" в блоке

8 последовательного опроса значащих разрядов сомножителя (фиг,7д).

Устройство для умножения двух п-разрядных чисел работает следующим образом.

Операнды сомножителей, поступающие по входам 11 и 12 первого сомножителя и второго сомножителя устройства, од" новременно записываются соответственно в регистры 4 и 3 множимого и множителя, а также в блок 9 сравнения кодов. После записи операндов в блок

9 в последнем производится преобразование кодов операндов из позиционной двоичной системы счисления в код унитарного счисления, сравнение этих кодов и выработка соответствующих сигналов "Больше" или "Меньше-равно".

Если количество единиц в коде второго сомножителя, поступающего.на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множителя меньше или равно количест-.

В

I ву единиц в коде первого сомножителя, поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого, то на выходе "меньше-равно" блока 9

5 )5751 формируется сигнал "Меньше-равно, Данный сигнал, поступая на второй управляющий вход первого коммутатора 6, обеспечивает коммутацию прямых и ин,версных информационных выходов регист- 5 ра 3 множителя с прямыми и инверсными информационными входами блока 8 последовательного опроса значащих разрядов сомножителя, а также1 поступая на первый управляющий вход второго коммутатора 7, обеспечивает коммутацию прямых информационных выходов регистра

4 множимого с первыми входами соответствующих элементов 1 И матрицы. Управ- 15 ляющий импульс с выхода блока 10 синхронизации, поступая на управляющий вход блока 8 последовательного опроса значащих разрядов сомножителя, обеспечивает последовательный, начиная с младшего разряда, опрос значащих разрядов второго сомножителя, хранимого в регистре 3 множителя, iF,сли триггер младшего разряда регистра

3 множителя находится в единичном состоянии, то импульс, поступающий на управляющий вход блока 8 последовательного опроса значащих разрядов сомножителя, появляется на информационном выходе младшего разряда блока 8.

Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируется первое частичное произведение. В этом случае, когда блок 9 вырабатывает управляющий сигнал ."Меньше-равно", первое и следующие частичные произведения представляют собой соответственно несдвинутый и сдвинутый на требуемое число разрядов влево код первого сомножителя, хранящийся в регистре 4 мно40 жимого, Сформированное таким образом первое частичное произведение через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 для накопления соответствую45 щей суммы частичных произведений. После задержки на один такт работы устройства в блоке 8 последовательного опроса значащих разрядов сомножителя импульс производит опрос следующего

50 более старшего, разряда регистра 3 . множителя. Длительность первого такта работы устройства, так же, как и всех следующих, определяется с учетом времени выполнения операции суммирования в накапливающем сумматоре 5.

Если триггер младшего или любого другого разряда регистра 3 множителя

74 6 находится в нулевом состоянии, то импульс без задержки на один такт работы устройства в блоке 8 последовательного опроса значащих разрядов сомножителя производит опрос следующего, более старшего, разряда регистра 3 множителя. Далее, таким же образом, последовательно один за другим производится опрос остальных, более старших разрядов регистра 3 множителя и устройство работает гналогично. Появление импульса на выходе

15 устройства "Конец" поступающего с управляющего выхода блока 8, означает, что процесс умножения закончен и в накапливающем сумматоре 5 сформировалось соответствующее произведение, Если количество единиц в коде второго сомножителя, поступающего на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множителя, больше количества единиц, чем в коде первого сомножителя, поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого, то на выходе "Больше" блока 9 формируется сигнал Больше". Данный сигнал, поступая на первый управляющий вход первого коммутатора 6, обеспечивает коммутацию прямых и инверсных информационных выходов регистра

4 множимого с прямыми и инверсными информационными входами блока 8 последовательного опроса значащих разрядов сомножителя, а также поступая на второй управляющий вход второго коммутатора 7, обеспечивает коммутацию прямы . информационных выходов регистра 3 множителя с первыми входами соответствующих элементов 1 И матрицы. Управляющий импульс с выхода блока 10 синхронизации, поступая на управляющий вход блока 8, обеспечивает последовательный, начиная с младшего разряда, ог рос значащих разрядов первого сомножителя, хранимого в регистре 4 множимого. Если триггер младшего разряда регистра 4 множимого находится в единичном состоянии, то импульс, поступающий на управляющий вход блока 8, появляется на информационном выходе младшего разряда блока 8.

Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируется первое частичное произведение. В этом случае, 1575174 когда блок 9 вырабатывает управляющий сигнал "Больше", первое и следующие частичные произведения представляют собой соответственно несдвинутый и сдвинутый на требуемое число разрядов влево код сомножителя, хранящийся в регистре 3 множителя. Сформированное таким образом первое частичное произведение, как и при выработке блэком 9 0 сигнала на выходе "Меньше-.равно", через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 для накопления соответствующей суммы частичных произведений ; Да- 5 лее устройство работает, как и при выработке блоком 9 сигнала на выходе

"Меньше-равно, однако при этом спрашиваются старшие разряды регистра 4 множимого.

Формула из обретения

Устройство для умножения двух ! n-разрядных чисел, содержащее матрицу из пхп элементов Й, (2n-3)-разрядный 25 блок элементов ИЛИ, и-разрядные регистры множителя и множимого (2п-1)разрядный накапливающий сумматор, блок последовательного опроса значащих разрядов сомножителя и блок сравнения кодов, причем информационные входы и-разрядного регистра мно, жимого соединены с соответствующими информационными входами первой группы блока сравнения кодов и являются входом первого сомножителя устройства, информационные входы и-разрядного ревистра множителя соединены с соответствующими информационными входами второй группы блока сравнения кодов и является входом второго сомножителя устройства, первые входы х-x элементов И каждого столбца матрицы (i 1...,,n) объединены между собой, вторые входы i-х элементов И каждой строки матрицы объединены между собой, выходы элементов И матрицы, кроме выходов (I и)-ro и (n,1)-го элементов И матрицы, соединены с соответствующими входами {2n-3)-разрядного блока элементов ИЛИ, выходы ко50 торого соединены с соответствующими информационными входами разрядов (2п-1)-разрядного накапливающего сумматора, выходы которого соединены с выходом результата устройства, выхо55 ды (l,n)-го и (n,1)-го элементов И ! матрицы соединены соответственно с информационными входами первого и (2n-1)-ro разрядов (2n-1)-разрядного накапливающего сумматора, вторые входы (i,1)-х элементов И матрицы соединены с соответствующими информационными выходами блока последовательного опроса значащих .разрядов сомножителя, управляющий выход которого соединен с управляющим выходом

"Конец"устройства, о т л и ч а ю— щ е е с я тем, что, с целью упрощения устройства, в него введены первый и второй коммутаторы и блок синхронизации, причем прямые и инверсные информационные выходы и-разрядного ререгистра множителя соединены соответственно с прямыми и инверсными информационными входами первой группы первого коммутатора, прямые и инверсные информационные входы второй группы которого соединены соответственно с прямыми и инверсными информа- ционными выходами и-разрядного регистра множимого, прямые информационные выходы и-разрядных регистров множимого H множителя соединены соответственно с информационными входами первой и второй групп второго коммутатора, первый и второй управляющие входы которого соединены соответственно с вторым и первым управляющими входами первого коммутатора и выходами "Меньше-равно" и "Больше" блока сравнения кодов, прямые и инверсные выходы первого коммутатора соединены соответственно с информационными входами первой и второй групп блока последовательного опроса значащих разрядов сомножителя, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с входами записи п-разрядных регистров множимого и множителя и блока сравнения кодов вход установки в "0" которого соединен с входом установки в "0" (2п-1)разрядного накапливающего сумматора и третьим выходом блока синхронизации, четвертый выход которого соединен с входом сдвига кодов блока сравнения.кодов, вход "Пуск устройства соединен с входом блока синхронизации, выходы второго коммутатора соединены соответственно. с первыми входами (i,1)-х элементов И матрицы, 1575l7ч

Фиг. 2

Фиг.3

1575174

4эиг. 5

15 5174

Составитель F,,Ìóð÷èíà

Техред Л.Сердюкова Корректор С.йекмар

Редактор Н,Кинтулинец

Заказ )785 Тираж 564 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям .при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101