Устройство адресации памяти

Устройство адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в системах параллельной обработки информации. Целью изобретения является расширение функциональных возможностей за счет обеспечения параллельного доступа к блокам упорядоченной информации переменной длины. Устройство содержит группу узлов запоминания информации, причем в каждый узел входят блок памяти, счетчик адреса, два элемента И и элемент ИЛИ, магистраль, элементы задержки, счетчик, дешифратор, элементы ИЛИ, элемент И, сумматоры по модулю восемь, группу мультиплексоров, группу регистров, триггер, мультиплексор, блок микропрограммного управления, накапливающий сумматор, преобразователь двоичного кода в код управления приращением счетчика адреса, группу триггеров. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИ2(РЕСПУБЛИН

1 А1 (192 (1! 2 (Р1) С 06 Г 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ю

ГОСУДАРСТВЕННЫЙ НОМИТЕТ пО ИЗОБРетениям и ОтнРытиям

ПРИ ГКНТ СССР

» (2)) 4486493/24-24 (22) 26.09.88 (46) 30,06.90. Бюл. N- 24 (72) Э.В.Орловский, В.А.Вишняков, В,М,Щурко, О.В.Герман и И.И,Поправкин (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 1355977, кл. G 06 F 12/00, 1986.

Авторское свидетельство СССР

М 1418711, кл. G 06 F 9/36, 1987. (54) УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ (57) Изобретение относится к вычисли-, тельной технике и может быть использовано в системах параллельной обработки информации, Целью изобретения является расширение функциональИзобретение относится к вычислительной технике и может быть использовано в системах параллельной обработки информации., Целью изобретения является расширение функциональных возможностей за счет обеспечения параллельнбго доступа к блокам упорядоченной информации переменной длины.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит узел 1 запоминания информации группы (К=1,8), блок

2 к памя группы счетчик Зк дреса группы элемент И 4„ группы, элемент

ИЛИ 5 » группы, элемент И 6» группы, магистраль 7 информационных и управляющих сигналов, элемент 8 задержкц, счетчик 9, дешифратор 10, элемент.ИЛИ

11, элемент И 12, элемент 13 задержки, 2 ных возможностей эа счет обеспечения параллельного доступа к блокам упорядоченной информации переменной длины. Устройство содержит группу ysлов запоминания информации группы, причем в каждый узел входят блок памяти, счетчик адреса, два элемента И и элемент ИЛИ, магистраль, элементы задержки, счетчик, дешифратор, элементы ИЛИ, элемент И, сумматоры по модулю восемь, группу мультиплексоров, группу регистров, триггер, мультиплексор, блок микропрограммного управления, накапливающий сумматор, преобразователь двоичного кода в код управления прирашением счетчика адреса, группу триггеров. 1 ил. сумматор 14 по модулю восемь группы, мультиплексоры 15» — 15 группы регист-. ры 16» — 16 группы, триггеры 17»-178 группы, элемент ИЛИ 18, триггер 19 ° мультиплексор 20, блок 21 микропрограммного управления, накапливающий сумматор 22, преобразователь 23 двоичного кода в код управления при- ращением счетчиков адреса, Преобразователь 23 реализует преобразова-, ние двоичных кодов в соответствии с таблицей и может быть выполнен с использованием логических схем (типа И-НЕ) или ПЗУ, Цепи начальной установки сброса устройства не показаны.

Устройство работает следующим образом„

При чтении информации начальный адрес с входа устройства поступает

1 575188 на вход сумматора 22. Если в качестве адреса используется смещение относительно текущего адреса, то блок

21 выдает сигнал сложения (СЛЖ) для сложения поступившего смещения с текущим содержимым сумматора 22. Функционирование блока 21 связано с микропрограммной реализацией команды, поступающей на его первый вход, Стар- !0 шие разряды.(СТР.РАЗ) сформирован,:ного на сумматоре 22 адреса участвуют

1 в определении порядкового номера бай-! ; та в блоках памяти, При абсолютной адресации запись адреса в сумматоре про- 5 изводится сигналом запись (ЗПС), Полный адрес на сумматоре содержит две группы разрядов: CTP.РАЗ соответствующую разрядам адреса, эа исключением трех младших разрядов,и МЛД.РАЗ, 20 включающих три младших разряда адреса, Разряды СТР.РАЗ записываются в счетчики 3 соответствующими. управляющими сигналами 74,...,7, Далее блок

21 выдает сигнал СЛ,А, который через элементы ИЛИ 5 поступает на входы увеличения на "1" содержимого счетчиков

3 -3>, Этим обеспечивается вычисление точного порядкового номера байта в блоке при предложении, что этот байтявляется первым байтом считываемого блока информации, Допустим, что полный адрес блока информации есть 011111

Р а длина блока — 3 байта, Старшие разряды СТР,PAЗ здесь равны "011", В результате счетчики З -Зт будут хра35 нить число "011"+"QQl"="100", а счет:чик 3!! — "011", Дополнительное приращение содержимого счетчиков 31-38- связано с тем, что первый и второй бай40 ты считываемого блока информации являются четвертыми по порядку в соответствующих блоках памяти (седьмом и восьмом соответственно) а третий байт — пятым в блоке 2 памяти. Учет

45 этого обстоятельства производит преобразователь 23, который в данном случае сформирует сигналы на выходе СЛ.7="0", СЛ.8="1"=СЛ,1. В итоге при подаче сигнала СЛ."0" на входы всех элементов

И 4 к содержимому счетчиков 3, 36 будет добавлена "1",.как это требует.ся. Значения остальных счетчиков 3 в данном случае не важны. Далее блок

21 выдает сигнал чтения памяти (ЧТ,П) на все блоки памяти, Информационные байты с выходов блоков памяти поступают на входы мультиплексоров.15, 3адача мультиплексоров — скоммутировать считьваемые байты так, чтобы байт с— порядковым номером р в рассматриваемом информационном блоке (не смешивать с порядковым номером байта в блоке памяти) попал в регистр 16 р. Управление коммутацией реализуют сумматоры

14, выходы которых соответствуют номерам коммутируемых направлений (блоков памяти), В регистр 16 всегда попадает первый байт считываемого блока, номер. которого задается разрядами МЛД,РАЗ, В регистр 16 коммутируется информация, считываемая из блока с номером МЛД..РАЗ+1 в регистр

16 — из блока памяти с номером

МЛД.РАЗ+2 и т.д, Считьваемая информация записывается в регистры 16 К. Триггеры 17,...

178 указывают на наличие в одноименном регистре группы считанного байта в установленном состоянии н на отсутствие полезной информации в противном случае.

Мультиплексор 20 пропускает команду, если триггер :9 сброшен. В противном случае коммутируется нулевая константа, Высокий уровень на выходе триггера 19 поступает на выход признака готовности устройства и используется для синхронизации записи данных в команде записи.

Команда записи информации выполняется следующим образом. На информационный вход устройства выставляется байт записываемого блока информации, Старшие разряды адреса записываются в счетчики 3 сигналами Y4,...9Y .

Далее блок 21 выдает сигнал СЛ,А, а затем СЛ,О, Этим достигается формирование порядковых номеров байтов в счетчиках 3 так же, как и в ранее описанной команде чтения. Параллельно с этим в счетчик 9 записывается номер блока памяти (МЛД.PA3) сигналом Y .

Соответственно записанному номеру дешифратор 10 возбуждает выход ВБР„., который разрешает прохождение сигнала записи ЗП,П через элемент И 6 на вход управления записью блока памяти 2 . В случае, когда нужно записы° К вать последовательно несколько байтов (не более восьми), дополнительно к описанному сигнал ЗП.П через элемент 8 поступает на счетный вход счетчика 9„ увеличивая его содержимое

t! 11 на 1, т, е . опр еделяя э тим следующий по по рядку ;блок памяти, используемый для записи, Сигналом У > блок

5 15751

21 устанавливает в "1" триггер 19, Выход триггера 19 при этом блокирует работу блока 21 и является признаком того, что на информационный вход уст- ройства можно подавать очередной байт, параллельно сбросив триггер 19

Это обеспечит продолжение прерванной работы блока 21, Отметим, что сигнал записи ЗП,8 для блока 3 сбрасывает счетчик 9 через элемент 13 и элементы 12 и 11. Величины времен задержек элементов 8 и 13 дожны выбираться равными времени записи в блок памяти. 15 формула изобретения

Устройство адресации памяти, содержащее группу регистров, два элемен- 20 та ИЛИ, триггер, элемент И, счетчик, дешифратор, два элемента задержки, группу блоков памяти, две группы элементов И, причем выход счетчика подключен к входу дешифратора, о т л и ч а- 25 ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения параллельного доступа к блокам упорядоченной информации переменной длины, в него введены группа элементов ИЛИ, группа счетчиков адреса, группа мультиплексоров, группа сумматоров по модулю восемь, группа триггеров, мультиплексор, блок микропрограммного управления, накапливающий сумматор и преобразователь

35 двоичного кода в код управления приращением счетчиков адреса, причем вход кода команды устройства подключен к первому информационному входу мульти- 40 плексора, второй информационный вход, управляющий вход и выход которого подключены соответственно к входу логического нуля устройства, выходу триггера и входу кОда команды блока микрО. 45 программного управления, вход запуска устройства подключен к первому входу первого элемента ИЛИ, выход которого подключен к входу установки в

"0" триггера, выход которого подключен к входу блокировки блока микропрограммного управления и к выходу признака готовности устройства, вход начального адреса устройства подключен к инфррмационному входу накапливающего сумматора, выход старших разрядов которого подключен к информационным входам счетчиков адреса группы, выход К-го счетчика адреса

88 6 группы подключен к адресному входу

К-го блока памяти группы (К=1,8), информационный вход которого подключен к информационному входу устрой-! ства, выход младших разрядов накапливающего сумматора подключен к инфор мационному входу счетчика и к входу преобразователя двоичного кода в код управления приращением счетчиков адреса, К-й выход которого подключен к первому входу К-го элемента И первой груп— пы, выход которого подключен к первому входу К-го элемента ИЛИ группы, выход которого подключен к счетно- му входу К-ro счетчика адреса группы, выходы блоков памяти группы с первого по восьмой подключены соответственно к информационным входам мультиплексоров группы с первого по восьмой, выход младших разрядов накапливающего сумматора подключен к управляющему входу первого мультиплексора группы и к входам сумматоров по модулю восемь группы с первого по седьмой, выходы которых подключены соответственно к управляющим входам мультиплексоров группы с второго по восьмой, выход К-го мультиплексора группы подключен к информационному . входу К-го регистра группы, выход которого подключен к К-му выходу устройства, выход К-го триггера группы подключен к К вЂ” му выходу индикации наличия информации устройства, выход Кro элемента И второй группы подключен к входу записи К-го блока памяти группы вход установки в "0" и счетный вход счетчика подключены соответственно к выходу второго элемента ИЛИ и к выходу первого элемента задержки, выход второго элемента задержки под-.. ключен к первому входу элемента И, выход которого подключен к первому входу второго элемента ЕЛИ, К-й выход дешифратора подключен к первому входу

К-ro элемента И второй группы, восьмой выход дешифратора подключен к второму входу элемента И, выходы блока микропрограммного управления с первого по третий подключены соответственно к второму входу второго элемента ИЛИ, входу установки в "1" триггера, второму входу первого элемента

ИЛИ, (2К+2)-й и (2K+3)-й выходы блока микропрограммного управления подключены соответственно к входу режима приема информации и входу режима счета К-го счетчика адреса группы, ! 575!88 ка микропрограммного управления под ключен к вторым входам элементов ИЛИ с первого по седьмой группы, тридцать восьмом, сороковой и сорок первый выходы блока микропрограммного управления подключены соответственно к входу первого элемента задержки, к входу разрешения записи счетчика и синхровходам регистров группы, сорок второй, сорок третий и сорок четвертый выходы блока микропрограммного управления подключены соответственно к входам приема операнда, режима сложения операндов и сброса результата накапливающего сумматора, ВХ СЛ,4 СЛ.5 СЛ.6 СЛ.7 СЛ,8

О 0 О О О О 0

О О 1 О 0 0 О

О 1 О 1 О О 0

О 1 1 1 1 О 0

1 О О 1 1 1 О

1 О 1 1 1 1

1 1 О 1 1 ) 1

1 1 1 1 1 1 (2K+18)-й и (2К+19)-й выходы блока микропрограммного управления подключены соответственно к входу установки в "О" и. к входу установки в "1" К-ro

5 триггера группы, выход восьмого элемента И второй группы подключен к входу второго элемента задержки, тридцать шестой, тридцать седьмой и тридцать восьмой выходы блока микропрограммного управления, подключены соответственно к второму входу К-го элемента И первой группы, входу чтения К-ro блока памяти группы, второМу входу К-ro элемента И второй группы, тридцать девятый выход блоО . О

О О

О. О

О О

О О

О О

1 О

1 1

О 0

О 1

О 1

О 1

О 1

О 1

О 1

О !

l 575188

Заказ 1?85

Тираж 565

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

Редактор Н),Середа

Составитель М,Силин

Техред Л. Сердюкова Корректор Т,Палий