Устройство для вычисления дискретного преобразования фурье

Устройство для вычисления дискретного преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят информационный вход 1, умножитель 2, коммутатор 3, N/2 (где N - размер преобразования) вычислительных модулей 4, каждый из которых содержит регистр 5, триггер 6, два буферных регистра 7, два умножителя 8, регистры 9,11, сумматоры 10 и 12. Кроме того, устройство содержит шину синхронизации, генератор 14 тактовых импульсов, счетчик 15, дешифратор 16, элемент И-НЕ 17, вход 18 задания режима, умножитель 19, коммутатор 20, информационный выход 21 и блоки 22,23 постоянной памяти. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1575202 (51)5 С 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н AВТОРСНОМУ ОВИДЕ П=ЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4450024/24-24 (22) 30.05.88 (46) 30.06.90. Бюл. Ф 24 (71) Житомирский филиал Киевского ,политехнического института им. 50-летия Великой Октябрьской социалистической революции (72) Ю.С.Каневский, Д.В.Корчев и И.А.Коноплицкий (53) 681.32(088.8) (56) Авторское свидетельство СССР

У 1196894, кл. G 06 F 15/332, 1983.

Авторское свидетельство СССР

iH 1388891, кл. G 06 F 15/332. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ДИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и цифровой фильтрации и мо2 жет быть использовано в системах цифровой обработки сигналов, Цель изобретения — упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят информационный вход 1, умножитель 2, коммутатор 3, N/2 (где Ы вЂ” размер преобразования) вычислительных моду- лей 4, каждый из которых содержит регистр 5, триггер 6, два буферных регистра 7, два умножителя 8, регистры 9, 11 сумматоры 10 и 12 . Кроме того, устройство содержит шину синхронизации, генератор тактовых импульсов, счетчик 15, дешифратор 16, элемент И-НЕ 17, вход 18 задания режима, умножитель 19, коммутатор 20, информационный выход 21 и блоки 22,23 постоянной памяти.;2 ил.

1575202

19 Ж 29 88 8 4 8

8 8 8 8

-4

W8

-9

-4

8 (в

F (О)

Р (1)

F (2)

F (3) а (О) а (1) а (2) а (3) х

-16

-25

-16 в

W8

5 4

8 8 8 8

4 5 о В (18 W8 W8

4 5 о

W8 W8W8 W8

-4

W8

W+

-16 в

-25

8 а (О) а (1) а (2) а (3) -1

1"18

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного .преобразования Фурье и процедуры цифровой фильтрации и может быть использовано в

S системах цифровой обработки сигналов, Цель изобретения — упрощение устройства.

На фиг.1 и 2 изображена структурная схема предлагаемого устройства.

Устройство содержит информационный вход 1, (входной) умножитель 2, (входной) коммутатор 3, выислительные модули: 4.i (i = 1,Я/ 2), содержа щие (проходной} регистр 5.i, триггер б.i, два буферных регистра

7,2i-1 и 7.2х, два умножителя 8.2i-1 и 8.21, регистр (весового коэффициента) 9.i, (промежуточный) сумматор .10,i„ регистр (результата) 11,i сумматор (результата) 12.i. Кроме того, устройство содержит шину 13 синхронизации, генератор 14 тактовых импульсов р счетчик (по модулю) 1 5 у 25 дешифратор 16, элемент И-НЕ 17, вход 18 задания режима, (выходной) умножитель 19, (выходной) коммутатор 20, информационный выход 21, первьгй блок 22 постоянной памяти, блок 23 постоянной памяти.

Во второй диагональной и левоциркулярной матрицах индексы приведены до модулю 8.

Входные отсчеты поступают непрерывным потоком на вход 1 устройства с частотой тактового генератора 14, с выхода которого поступает последо5 вательность прямоугольныхимпульсов типа меандр. Полагаем, что счетчик 15, регистры 5,i, 9.i. 11 синхронизируРассмотрим работу устройства в режиме вычисления дискретного преобразования Фурье, которое определяется выражением

FI, = Е„А„,, (1) где А„ — исходный комплексный вектор размерности N с элементами, 1М

Fz — результирующий комплексный вектор размерности Я с элементами;

Ец — квадратная матрица весовых коэффициентов размерности М с элементами;

m — номер обрабатываемого массива.

При четньгх выражение (1) можно записать в следующем виде

F = 011 Г11 0Н АН (2) где à — лево-циркулярная матрица с эл емен тами в идя (Г „)= (1+к) +4 (а, 1

Gq — диагональная матрица С„=

= diag (W .,(1,„

-(i+tf2 -(II411 )

2М 211

Для описания работы устройства принимаем 19 = 4. В этом случае выражение (2) имеет вид ются положительным перепадом так товых. импульсов. Регистры 7.i имеют потенциапьньте синхровходы. Логическая

11 И 1 на синхровходе соответствует передачи информации с входа на выход.

При переходе синхросигнала r. логической "1" в "О" регистр переходит в режим хранения. Полагаем время формирования сигнала на выходе элемента И-HE 17 и время переключения триг5 15752 гера 6.i меньше, чем время срабатывания регистров 5.i. Логическая "1" на входе 18 соответствует режиму вычисления дискретного преобразования Фурье, при этом коммутаторы 3 и 20 передают информацию с первого входа. Рассмотрим работу устройства потактно.

Первый такт. На входе 1 значение

М 10 а (О). Оно поступает на вход умножителя 2. На другой вход умножителя 2 с ПЗУ 22 поступает W8 . На выходе коммутатора 3 а (0)W8 . На входе и на выходе триггера 6.2 логический "О".

На выходе ПЗУ 23 W < в 15

Второй такт. На входе 1 значение а (1), которое поступает на. вход умножителя 2. На другой вход умножителя 2 с ПЗУ 22 поступает W в . На выходе коммутатора 3 à (1)W8 ° В регистр 5.1 заносится а (0}М . В регистр 9.1 заносится W,,На выходе

8 блока 23 W8

Третий такт. На входе 1 значение а (2) . На выходе ПЗУ 23 W8 . На вы" ходе коммутатора 3 а (2)W8 . В регистре 5. 1 значение à (1)w в регистре 5,2 значение а (О}и 4, На

2о выходе блока 23 значение W8 . В регистре 9.1 значение Ы8 . В регист" ре 9;2 значение И8 . На выходе элемента И-НЕ 12 логическая "1", которая поступает на вход триггера 6.2 и разрешает запись содержимого регистров 5.1 и 5.2 в регистры 7.3 и 7.4 соответственно. Значение а (1)W8 с регистра 7.3 поступает на вход умножителя 8.3 на второй вход которого с регистра 9.1 приходит знаИ чение W6 . После умножения на вход сумматора 10.2 приходит значение

a (1)"W,,. .На другой вход сумматоЬ

4 ра 10.2 приходит значение а (О) ° W8

На выходе сумматора 12.2 имеем значет

45 ние Га (0) + a (1))-W8

Четвертый такт. На входе 1 значе" ние а (3}. На выходе ПЗУ 22 значе-2В ние W8 . На выходе коммутатора 3 значение а (3) 8, В регистре 5.1 50 значение а (2) W8 . В регистре 5.2 значение а (1) И6 . На выходе блока 23 значение W8 . В регистре 9.1

23

Р значение М 8, а в регистре 9.2 значение Wa. В регистре 11 2 значение 55 (а (0} + а (1)). V> . На выходе элемента И-НЕ 17 логйческий "О", на выходе триггера 6.2 логическая "1",которая разрешает запись значений с

02 6 коммутатора 3 и регистра 5.! в реги.стры 7.1 и 7.2 соответственно, Значе,ния с регистров 7.1 и 7.2 поступают на умножители 8.1 и 8.2 соответст.венно. На вторые входы умножителей

29

8.! и 8. 2 поступают значения го и W8 соответственно с блока 23 и регистра 9.1. После умножения и суммирования на сумматоре 10.1 на одном иэ входов сумматора 12.1 присутствует значение !а (2) + а (3)1- И8

На другом входе сумматора 12.1 присутствует значение регистра 11.2

Регистры 7.3 и 7,4 сохраняют свои значения предыдущего такта. Эти значения поступают на входы умножителей 8.3 и 8.4 соответственно. На другие входы умножителей 8.3 и 8.4 ю 4 поступают значения М8 и Wв соответственно с р,егистров 9.! и 9.2.

После умножения и суммирования на сумматорах 10.2 и 12.2, на выходе сумматора 12,2 значение а (0)W +

+а (1) W

Пятый такт. На входе 1 значение +/ а (О), На выходе блока 22 значение !

W . На выходе коммутатора 3 а (О) х -4 х W8 . В регистре 5. 1 значение

-25 а (3)W8 а в регистре 5.2 значение

=16 а (2)И8 . На выходе триггера 6.2 логический "0",ðàâíî как и на его вхо-" де, В регистре 11.1 эна ение (а (О)+ .+ а (1) + а (2} + à (3)j Ы8 . Это значение поступает на вход умножителя 19, на другой вход которого приходит значение W с ПЗУ 22. С выхода коммутатора 20 вйходит F (О)

=ja (O} .+ а (1) + а (2) + а (3}! W

Регистры 7.1, 7,2; 7.3 7,4 сохраняют значения предыдущего такта.

Нх значения идут на умножители 8.j и 8.2, приходят значения W> и И

8 2 соответственно на умножитель 8. 1 с блока 23, на умножитель 8.2— с регистра 9 ° !. После умножения и суммирования на сумматоре 10.1 на, одном из входов сумматора 12.1 значение а (2) W + а (3) W . На другом входе сумматора 12.1 значение а (0}WS + а (1}w< которое занесено

Н в регистр 11.2 с выхода сумматора 12.2 тактовым импульсом, На выхоill де сумматора 12.1 результат а (0)W8

+ а (1)978 + à (2)W + а (3)У,". .На вторые входы умножителей 8.3 и 8.4

1575202

Поступают значения N29

В в орые находятся в регистрах 9.1 и 9 ° 2 соответственно. После умножения и суммирования на сумматорах 10.2 и

l2.2 на выходе сумматора 12.2 результат а (0)W8 + a (l)W8

Шестой такт. На выходе .1 значение

me< а (1). На выходе блока 22 значение .ЧВ, На выходе коммутатора 3 а (1) х х W8 . В регистре 5. 1 значение

Фа1 «4 а (0)W8, а в регистре 5.2 значение м а (Э)Ив . На выходе блока 23 значе1Ъ 9 ние W8 . В регистре 9. 1 значение W8 15

29, а в регистре 9,2 — значение N8 ° В

m регистре 11.1 значение à (0)W8 +

)Ыв + "(2)W8 а (3)Ы8 ° торое подается на вход умножителя 19, на второй вход которого поступает 20 значение с блока 22. На выходе коммутатора 20 результат F (1) = а (0)И +

+ а (1)!!в + a™(2)Wв + à (3)W8.

Регистры 7.1; ?.2; 7.3; 7.4 сохраняют свои значения, Дальше происходит аналогичный процесс — в умножителе 8.1 умножается содержимое регистра 7.1 и значение на выходе блока 23; .в умножителе 8.2 — значение регистров 7 ° 2 и 9.1 В регистре 11.2 заносится а (0)W8 + à (l)W8 . После суммирования результатов на сумматорах

10.1 и 12.1 на выходе сумматора 12.1 имеем а (0)Ъ78 + а™(1)WÇ + а (2)W +

+ à,(3)W 1 ° В умножителе 8.3 умножа- 35 ются значения регистров 7.3 и 9.1, а в умножителе 8.4 — значения регистров 7.4 и 9.2. После суммирования на сумматорах 10.2 и 12.2 на выходе сумматора 12.2 значение à (0)N8 + 40

+ а (1)!1!

Седьмой такт. На входе 1 значение а (2) . На выходе 22 значение W, .

На выходе коммутатора 3 значение а (2)W8 . В регистре 5.1 значение

П1+1 -1б 45 а (1)W,, а в регистре 5.2 значение а (0)W > . На выходе блока 23 значение Ыб ° В регистре 9 1 значение Ывр мо ба в регистре 9.2 значение N8 . В

8 регистре 11.1 значение à (0)W8 +

+a (l )We + a (2)%8 + a (3)W8, которое поступает на вход умножителя 19, на второй вход которого поступает значение с блока 22. На выходе коммутатора 20 результат Р™(2) а (О)!!8 +

+ à (1)W8 + à (2)W8 + а (3)М8

Регистры 7.1 и 7.2 сохраняют знэчения предыдущего такта после умножения на умножителях 8.1 и 8 ° 2 и суммирования на сумматорах 10.1 и 12.1

1 причем вторым слагаемым суммато а

12, 1 является значение à (0) +

I1I "1 В а { )1 8 регистра 11.2. На выходе сумматора 12. l результат а, {0) W +

+а (l)N + à (2)N8 + à (3)W8 . На выходе элемента И-НЕ 17 появляется логическая "1", которая разрешает запись содержимого регистров 5.1 и

5.2 в регистры 7.3 и 7.4 соответственно. После умножения на умножителях 8,3 и 8.4 и суммирования на сумматорах 10,2 и !2.2 на выходе сумматоРа 12.2 значение а + (0)ИВ + а У ())!!

Восьмой такт. На входе 1 значение 1+1 а (3), На выходе блока 22 значение

-25

Wg . На выходе коммутатора 3 значе1у1+ I -25 ние а (3)W8 . В регистре 5 ° значеTh+ 1 -1б ние а (2) W8 а в регистре 5. 2 значение а (1)N8 . На выходе блока 23 значение W8 . В регистре 9.1 ,2О ,значение Ув,в регистре 9.2 значение

48 1

В регистре l l . 1 значение а (0)N8 + a )1!8 + à (2)ws +

+ а (3)!!в,которое поступает на умножитель 1 9, на в торой вход ко то рого поступает значение с ПЗУ 22. Еа вы РУ1 ходе коьмутатора 20 результат F (3) а (О)!!в + à (1)W8 + à (2)Wg +

М -зо

+ à (3)W8, На выходе триггера .6.2 логическая "1", которая рааврешает запись информации с выхода коммутатора и регистра 5. 1 в.регистры 7. и 7.2 coУ, ответственно. Б регистр 11.1 зано" сится à (0)W8 + а (1)Ыв . После умножения в умножителях 8,1 и 8.2 и суммирования в сумматорах 10.1 и 12.1 на выходе сумматора 12.1 результат (а (О) + а (I )

+а (2) + а " (3)) W8 . Регистры 7.3 и 7.4 сохраняют информацию предыдущего такта. После умножения на умножителях 8.3 и 8.4 и суммирования на сумматорах 10.2 и 11.2 на выхоm+I 4 де сумматора 12. 2 значение а (О) Чв+

+ à (1) W8

Девятый такт. Аналогичен пятому.

На вход устройства поступают значения à (0) .

Дальнейшая работа устройства продолжается по указанному алгоритму °

15752

При реализации процедуры цифровой фильтрации устройство вычисляет выходные отсчеты фильтра в соответствии с выражением

И-2

X(k) =,0 а(К-n) h(n), (3) в=о где h(n) — коэффициенты импульсной характеристики;

a(n) — отсчеты входного сигнала.

При работе в режиме цифровой фильтрации на вход 18 поступает логический "0", который обеспечивает установку всех триггеров б.i в единичное состояние. Этим обеспечивается запись информации в регистры 7.1 в каждом такте. Связи между регистрами 9.i и вторыми входами умножителей 8.i. разрываются. На вторые входы умножителей 8.i поступают значения коэффициентов h(n) . Коммутаторы 3 и 20 передают информацию с вторых входов. С выхода 21 в каждом такте снимается отфильтрованное значение X{}c), Формула изсбретения устройство для вычисления дискретного преобразования Фурье, содержа- 30 щее N/2 (N — размер преобразования) вычислительных модулей, элемент И-НЕ, дешифратор, счетчик и генератор тактовых импульсов, выход которого подключен к счетному входу счетчика, информационный выход которого подключен к входу дешифратора, выход которого подключен к первому входу элемента И-НЕ, выход которого подключен к тактовому входу N/2-ro вычислитель- 4О ного модуля, первый информационный вход i-го (i = 1,N/2-1) вычислительного модуля подключен к первому информационному выходу (i+1)-го вычислительного модуля, тактовый выход кото- 4 рого подключен к тактовому входу i-ro вычислительного модуля, второй информационный выход которого подключен к второму информационному входу (i+1)-ro вычислительного модуля, при 50 этом j-и (j =1, N/2) вычислительный модуль содержит первый и второй регистры, первый и второй сумматоры, первый и второй умножители, первый и второй буферные регистры и триггер, у выход которого является тактовым выходом вычислительного модуля, первым информационным выходом которого является выход первого регистра, ин02 10 формационный вход которого подключен к выходу первого сумматора, первый вход которого подключен к выходу второго сумматора, первый и второй входы которого подключены к выходам соответственно первого и второго умножителей, первые входы которых подключены к выходам соответственно первого и второго буферных регистров, тактовые входы которых соединены с тактовым входом триггера и подключены к тактовому входу вычислительного модуля, вторым информационным входом которого является второй вход первого сумматора, информационный вход первого буферного регистра соединен с икформационным входом второго регистра и является вторым информационным входом вычислительного модуля, а выход второго pervc òðà подключен к информа-! ционному входу второго буферного регистра и является вторым информационным выходом вычислительного модуля, при этом тактовые входы первых и вторых регистров всех вычислительных модулей подключены к выходу генератора тактовых импульсов, о т л и ч а ю— щ е е с я тем, что, с целью упрощения, оно содержит первый и второй коммутаторы, первый и второй умножи-. тель, первый и второй блоки постоянной памяти, адресные входЫ которых подключены к информационному выходу счетчика, выход первого блока постоянной памяти подключен к первым входам первого и второго умножителей, выходы которых подключены к первым информационным входам соответственно первого и второго коммутаторов, управляющие входы KQTopbD: соединены с вторым входом элемента И-HE и являет=.я входом задания режима устройства, информационным выходом которого является вькод второго коммутатора, второй информационный вход которого соединен с вторым входом второго умножителя и подключен к первому информационному выходу первого вычислительного модуля, второй информационный вход которого подключен к выходу первого коммутатора, второй информационный вход которого соединен с вторым входом первого умножителя и является информационным входом устройства, а выход второго блошка постоянной памяти подключен к третьему информационному входу первого вычисли тельного модуля„ третий информаци5202

Составитель А.Баранов

Техред М.Ходанич Корректор Б.Кабаций

Редактор С. Лисина

Тираж 569

Заказ 78б

Подписное

BIIHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

Il I 57 онный выход i-го вычислительного модуля подключен к третьему информационному входу (i+I)-го вычислительного модуля, причем j-м вычислительный модуль содержит третий регистр, выход которого подключен к второму вхо.ду второго умножителя и является третьим информационным выходом вычислительного модуля, третьим информационным входом которого являются соединенные между собой информацион5 ный вход третьего регистра и второй вход первого умножителя, а тактовые входы третьих регистров всех вычислительных модулей подключены к выходу генератора тактовых импульсов,