Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах, выполняющих операции над десятичными числами. Целью изобретения является расширение функциональных возможностей устройства за счет выполнения операции сложения чисел с плавающей запятой. Для достижения поставленной цели в устройство, содержащее регистр первого операнда, сумматор, блок управления, K счетчиков, блок накопления кратных множимого, содержащий K (K - разрядность операндов) сумматоров, блок определения очередности цифр, содержащий два элемента И и K разрядных ячеек, каждая из которых содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ и элемент задержки, введены регистр второго операнда, коммутатор, в блок определения очередности цифр введен узел обработки порядков слагаемых, содержащий регистр порядка первого слагаемого, регистр порядка второго слагаемого, блок элементов НЕ, сумматор, дешифратор, блок элементов И, четыре элемента И, в каждую разрядную ячейку блока определения очередности цифр введены два элемента ИЛИ с соответствующими связями. 4 ил., 1 табл.

А1

„„SU„„= 157 7

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК щ)$ С 06 Р 7./38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ДВтО1 СКОМ СВИДКТЕЛЬСТВМ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4605939/24-24 (22) 07.09.88 (46) 15.07.90. Бюл. М 26 (71) Винницкий политехнический институт (72) В. .Кожемяко, Т.Б.Мартынюк, . Г.Л,Лысенко, И.В.Ищенко и С,Н.Белан (53) 681.325 (088.8) I (56) Авторское свидетельство СССР

9 1016780, кл. С 06 Е 7/49., 1983.

Авторское свидетельство СССР

N - 1410023, кл. G.06 F 7/52, 1986. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах, выполняющих операции над десятичными числами.

Целью изобретения является расширение функциональных возможностей устройства за счет выполнения операции слбжения чисел с плавающей запятой. Для.Изобретение относится к вычислительной технике и может быть использовано в устройствах, выполняющих операции над десятичными числами.

Цель изобретения — расширение функциональных возможностей устройства за счет выполнения операции сложения чисел с плавающей запятой.

На фиг.1 представлена структурная схема устройства; на фиг.2 — функциональная схема блока определения очередности цифр; на фиг.3 — функцио2 достижения поставленной цели в устройство, содержащее регистр первого операнда, сумматор, блок управления, К счетчиков, блок накопления кратных множимого, содержащий К (К вЂ” разрядность операндов) сумматоров, блок определения очередности цифр, содержащий два элемента И и К разрядных ячеек, каждая из которых содержит. триггер, трн элемента И, элемент ИЛИ, элемент НЕ и элемент задержки, введены регистр второro операнда, коммута- . тор, в, блок определения очередности цифр введен узел обработки порядков слагаемых, содержащий регистр порядка первого слагаемого, регистр порядка второго слагаемого, блок элементов

НЕ, сумматор, дешифратор, блок элементов И, четыре элемента И, в каждую разрядную ячейку блока определения очередности цифр введены два элемента

ИЛИ с соответствующими связями, 4 ил., 1 табл.

4 нальная схема коммутатора; на фиг,4— алгоритм. работы устройства. 00

Арифметическое устройство, (фиг.1) содержит блок 1 накопления кратных множимого, содержащий К сумматоров . В

2 -2, регистр первого операнда 3, 2К-разрядный сумматор 4, блок 5 опре- деления очередности цифр, К счетчиков б -б,регистр второго операнда 7, коммутатор 8, блок 9 управления. Выход 10 блока 5 является выходом завершения формирования кратных в бло1578708 ке 1, выходы признаков нулевого содержимого счетчиков 6 -6 соединены с информационным входом 11 блока 5, выход 12 которого подключен к входам управления суммированием сумматоров

2 -2 блока 1, а выход 13 — к входам управления считыванием сумматоров

2 -2 у блока 1. Выходы 14 сумматоров

2 -2 к блока 1 соединены с входами сумматора 4 таким образом, что входы разрядов сумматора 4 с 1-го по (К+1)-й соединены с выходами 14 сумматора 2, входы разрядов сумматора 4 со 2-ro по (К+2)-й соединены с выходами 14 сумматора 2 и т.д., а входы разрядов сумматора 4 с К-го по 2К-й — с выходами 14 сумматора 2 . Вход управления считыванием регистра 3, регистра 7 и второй управляющий вход блока 2р

5 подключены к входу 15, а счетные входы счетчиков 6 -6к подключены к входу 16 блока 9 управления, I. ,Информационный вход 17 регистра 3, является входом первого операнда устройства, информационный вход 18 регистра 7 и информационный вход 19 счетчиков 6 -6 являются входами второго операнда устройства. Выход 20 сумматора 4 является выходом устройства. Выход 21 блока 5 является выходом завершения формирования сигналов разрешения считывания. Информационный выход 22 коммутатора 8 соединен с информационным входом каждого 35 сумматора 2 - 2 k блока 1, установочньпr вход блока 5 подключен к установочному выходу 23 блока 9 управления.

Информационные выходы регистров 3 и 7 ,соединены с информационными входами 40

24 и 25 коммутатора 8 соответственно, информационный выход 26 которого подключен к входу сумматора 4, Управляющий. выход блока 5 соединен с управляющим входом 27 коммутатора 8, а ин- 45 формационные входы 28 и 29 блока 5 . подключены к шинам порядков первого и второго операндов устройства соответственно, Управляющий выход 30 блока 9 управления соединен с входом 5р блока 5, вход 31 которого является входом кода операции (КОП) устройства.

Блок 5 определения очередности цифр (фиг..2) состоит нз К разрядных ячеек 32 -32к, каждая из которых содержит — триггер 33, элемент 34 задержки, элементы И 35, 36, 37, элемент НЕ 38, элемент ИЛИ 39, Кроме того все ячейки 32 -32к 1 содержат элемент 2И-ИЛИ 40, элемент И 41, элементы ИЛИ 42 и 43, элементы Й 44 и 45, узел 46 анализа порядков операндов, который состоит из двух регистров

47 и 48, группы инверторов 49 -49, сумматора 50 элементов И 51, 52, 53, группы элементов И 54 -54, дешифратора 55.

Коммутатор 8 (фиг.3) содержит два мультиплексора 56 и 57, причем первая группа входов мультиплексора 57 и вторая группа входов мультиплексора 56 соединены с группой входов 24 коммутатора 8, а вторая группа входов мультиплексора 56 и первая группа входов мультиплексора 57 соединены с группой входов 25 коммутатора 8. Выходы мультиплексора 56 являются выходами 22 коммутатора 8, выходы мультиплексора 57 — выходами 26 коммутатора 8, вход 27 которого подключен к адресному входу мультиплексоров 56 и 57.

Арифметическое устройство работает следующим образом.

При выполнении операции сложения слагаемые А и В записываются в регистры 3 и 7 но входам 17 и 18 соответственно, а их порядки PA и Р — в блох 5 по входам 28 и 29 соответст-. венно. Сумматор 4 и сумматоры 2 -2к . блока 1 обнулены, Блоком 5 определяется разность порядков « РА-РВ« и значение сигнала переноса Р„, которое .свидетельствует о соотношении величин PA и PB: Р =О ° если РА РВ и Р„-1, если РА(РВ.

Если Р =О, то коммутатор. 8 разрешает запись в,сумматорл 21-2 к содержимого регистра 3, в противном случае в сумматоры 2 -2 к блока 1 записывается через коммутатор 8 содержимое регистра 7. Одновременно с записью одного из слагаемых в сумматоры 2 -2к блока

1 в сумматор 4 записывается второе слагаемое.через коммутатор 8. В следующий такт работы устройства йо управляющему сигналу. на выходе 13 блока 5 выполняется считывание содержимого одного из сумматоров 2 -2к..

1 блока 1 в сумматор 4, причем номер .задействованного сумматора 2 -2к блока 1 определяется величиной ь (РА-PBj +1), поскольку номер первого сумматора 2 соответствует величине

1РА-РВ« -0. С учетом связей между сумматорами 2 -2 < блока 1 и сумматором 4 в последний будет переписана информа15787 ция с соответствующим сдвигом на величину 1РЛ-PBJ в сторону старших разря-, дов. Таким образом, в сумматоре 4 будет выполнена операция сложения двух

5 слагаемых с учетом выравнивания их порядков.

При выполнении операции умножения множимое А записывается в регистр 3 по шине,7, множитель В записывается в счетчики 6 -б по шине 19 таким образом, что i-я десятичная цифра

К-разрядного множителя В записывается в i-й десятичный счетчик 6. Все RSтриггеры 33 блока 5 устанавливаются 15 в единичное состояние по сигналу У, поступающему с выхода 23 блока 9 управления на управляющий вход блока 5.

Сумматоры 2 -2 < блока 1 и сумматор 4 обнулены. Блоком 5 выполняется анализ цифр множителя с учетом сигналов нулевого содержимого всех десятичных счетчиков 6<-6, поступающих на вход

11 блока 5,.и при наличии сигнала опроса У, поступающего с выхода 15 2S блока 9 управления.

В случае, если присутствует сигнал нулевого содержимого в счетчике 6;, происходит формирование сигнала разрешения считывания информации из i-го 3р сумматора 2 блока 1, поступающего с выхода 13 блока 5 на вход управления считыванием соответствующего i-ro сумматора 2. А поскольку в данном случае информация во всех сумматорах

2 -2 g блока 1 равна нулю, то соответствующие разряды сумматора 4 останутся в нулевом состоянии. Одновременно со считыванием информации из определенного сумматора 2,-2 выполняется

4о суммирование содержимого. соответст- вующих сумматоров 2 -2 к с множимым А, поступающим с выхода 22 коммутатора

8, по сигналам управления с выхода 12 блока 5, 45

Затем происходит уменьшение на единицу содержимого всех счетчиков

6 -6 к. В следующем цикле работы устройства снова анализируется содержимое счетчиков 6 -6 < блоком 5 и выпол- 5Р няется считывание кратного множимого из определенного сумматора 2i, соответствующего счетчику б, содержимое которого обнулилось, и выполняется формирование кратных множимого путем 55 суммирования с содержимым регистра 3 в сумматорах 2 -2, соответствующих счетчикам 6 -6, в которых информация не равна нулю и уменьшится на единицу

08 о в данном цикле ° Этот процесс повторяется до тех пор, пока не появится сигнал признака нуля на входе 21 блока 9 управления.

Считывание информации из регистр»

3 и анализ информации блоком 5 выполняется по управляющему сигналу на выходе 15 блока 9 управления, а уменьшение на единицу содержимого всех счетчиков по управляющему сигналу, поступающему с выхода 16 блока 9 управления на счетные входы всех счетчиков 6 -6 . Таким образом, результат находится в сумматоре 4, в регистре

3 сохраняется множимое А, а все сумматоры 2 -2 блока 1 и счетчики 6 -6 обнулены,.поскольку считывание информации из сумматоров 2<-2 происходит с обнулением.

Блок 5 определения очередности цифр (фиг.2) работает следующим образом.

При выполнении операции умножения на входе 31 блока 5 отсутствует единичный сигнал. Первоначально по сигналу У . поступающему с выхода 23 блока 9 управления, происходит установка в единичное состояние RS-триггеров 33 с учетом сигналов нулевого содержимого на входах 11 всех разрядных ячеек 32<-32 . В случае наличия сигнала нулевого содержимого в соответствующих разрядных ячейках блока 5 появляется единичный сигнал на выходе элемента И 37, который через элемент ИЛИ 39 поступает íà R-вход RSтриггера 33 и устанавливает его в нулевое состояние, что соответствует формированию сигнала завершения считывания информаиии из соответствующих сумматоров 2 -2 блока 1. В случае отсутствия сигнала нулевого содержимого в соответствующих разрядных ячейках 32 -32„ нулевой сигнал на выходе элемента И 37 через элемент НЕ 38 поступает на S-вход RS-триггера 33 и устанавливает его в единичное состояние ° Это означает, что соответствующие разрядные ячейки 32 -32 . готовы к формированию управляющих сигналов суммирования и чтения в процессе работы устройства.

Основная задача блока 5 заключается в выделении десятичндго разряда множителя, в котором информация равна нулю в данный такт работы устройства, При этом просмотр разрядов выполняет1578708 ся, начиная с младшего разряда множителя, т.е. с младшего счетчика 6.

Если сигнал нулевого содержимого поступает, например, с выхода первого счетчика 6, то при наличии сигнала опроса на выходе элемента И 41, на который поступают сигналы со входа 31 блока 5 и выхода 15 блока 9 управления, появляется единичный сигнал на i0 выходе элемента И 35 первой разрядной ячейки блока 5, который поступает на элемент ИЛИ 43. Единичный сигнал с выхода элемента ИЛИ 43 поступает через выход 13 блока 5 на вход управления считыванием первого сумматора 2 блока 1. Одновременно с этим происходит появление нулевого сигнала на выходе элемента И 36, который поступает на вход элемента ИЛИ 42. С выхода элемента ИЛИ 42 сигнал через выход 12 блока 5 поступает на вход управления суммированием первого сумматора 2.

Во всех остальных разрядных ячейках

32 -32 х блока 5 в связи с тем, что . 25 отсутствуют сигналы нулевого содержимого в соответствующих счетчиках

6 -6g, появляется единичный сигнал на выходе элемента И 36 и отсутствует .сигнал на выходе элемента И 35. Таким 30 образом, сигналы на выходах 12 и 13 блока 5 вызывают считывание информации из первого сумматора 2 блока 1 и запись ее в соответствующие разряды сумматора 4 и одновременно суммирование содержимого всех остальных сумматоров 2 -2 блока 1 с содержимым регистра 3. Элемент 34 задержки во . всех разрядных ячейках 32 -32 служит для того, чтобы препятствовать 40 прохождению единичного сигнала с выхода элемента И 35 на R-вход RS-триггера 33 во время считывания информации из соответствующего сумматора 2 .блока 1. Возможен случай, когда одно- 45 временно в двух или более разрядных ячейках 32„-32 блока 5 появились сигналы нулевого содержимого, например, в разрядной ячейке 32 и 32 .

В этом случае появление единичного сигнала на выходе элемента И 35 первой разрядной ячейки 32 совпадает с блокировкой, которая через элемент

2И-ИЛИ 40 запрещает срабатывание элементов И 35 всех следующих разрядных ячеек 32 -32х, Таким образом, 55 считывание в каждом такте работы устройства выполняется только из одного соответствующего первого сумматора 2 блока 1. Одновременно с этим во вто- i рой разрядной ячейке 32 отсутствует единичный сигнал как на вьгходе элемента И 35, вызывающий считывание из второго сумматора 2 блока 1, так.и на выходе элемента И 36, вызывающий суммирование содержимого второго сумматора 2 блока 1 с содержимым регистра 3, поскольку необходимое кратное в данном втором .сумматоре 2 к этому моменту сформировано.

Блокировка сигнала на выходе элемента И 35 в разрядных ячейках 32232 снимается в том случае, если в предыдущей младшей разрядной ячейке в данный момент не формируется сигнал завершения чтения, т..е. в ней отсутствует сигнал на соответствующем входе 11 блока 5 и RS-триггер 33 нахо- . дится в единичном состоянии, либо в общем случае, когда в некоторых из предыдущих младших разрядных ячеек 32„-32 1 сигнал разрешения чтения к этому моменту уже был сформирован, т,е. в них присутствует сигнал нулевого содержимого на соответствующем входе 11 блока 5, iso RS-триггер 33 находится в нулевом состоянии, Процесс считывания и накопления соответствующих кратных множимого в сумматорах 2 -2 „ блока выполняется до тех пор, пока не появится единичный сигнал на входе 21 блока 9 управления, свидетельствующий о завершении формирования сигналов разрешения чтения во всех разрядных ячейках 32<-32х блока 5.

Блок 46 анализа порядков блока 5 при выполнении операции сложения работает следующим образом.

Порядки слагаемых PA u PB записываются в регистры 47 и 48, поступая соответственно на входы 28 и 29 блока 5. С выходов регистра 48 через группу инверторов 49 -49 q и с выходов регистра 47 информация поступает на входы сумматора 50, который на выходе формирует разность порядков.(PA-PB I. и сигнал переноса Ру,. Дешифратор 55 преобразует код PA-PB(, поступающий с выходов сумматора 50 в сигнал разрешения считывания информации из соответствующего сумматора 2, который поступает на управляющие входы сумматоров 2 -2 при наличии единичного сигнала на выходе элемента И 52, т.е. при единичном сигнале на входе 31 блока 5 и при сигнале У на выходе 30, 78708 10 шается на единицу содержимое счетчиков 6 -6 с и выйолпяется переход к

1 п.2, 4. Если присутствует. сигчал нуле5 вого содержимого счетчиков 6 -6 к (х =1), то проверяется условие завершения операции умножения. Если отсутствует сигнал завершения опера1О ции (х =0) то вып лняется и 2 иначе п.5.

15 блока 9 управления„ На выходе элемента И 53 формируется единичный сигнал, которь:Й разрешает запись информации в сумматоры 2,-2 „ блока 1 в момент прихода сигнала У с выхода 15 блока

9 управления.

Коммутатор 8 (фиг.3) работает следующим образом, При условии, что Р =-О, коммутатор

8 через мультиплексор 56 разрешает запись информации иэ регистра 3 в сумматоры 2<-2 блока 1 и через мультиплексор 57 иэ регистра 7 в сумматор 4. При выполнении условия Р =! коммутатор 8 через мультиплексор 56 разрешает запись информации иэ регистра 7 в сумматоры 2 -2 к блока 1 и через мультиплексор 57 иэ регистра 3 в сумма."ор 4. При выполнении операции умножения всегда Bblt îëèÿ ã р условие

Р,--O которое вызывает соответствуюи щие дейс вия коммутатора Я.

Алгоритм сложения десятичных чисел с плавающей запятой (КОП=1) (фиг.4), .реализуемый предлагаемым устройством, состоит в следующем.

Выполняется считывание информации из регистров 3 и 7 и запись их в группу сумматоров 2 -2< бг. ока 1, сумматор 4 в соответствии с условием, определяемым Р„,, по управляющему сигналу У

Выполняется суммирование содержимого соответствующего сумматора 2 блока 1, определяемого блоКом 5, с содержимым сумматора 4 по управляющему сигналу У ..

Операция сложения завершена.

Предлагаемое устройство также реализует следующий алгоритм, умножения десятичных чисел (КОП=О).

1.Устанавливается в начальное состояние блок 5, т.е. RS-триггера 33 всех его разрядных ячеек 321-32 устанавливаются в единичное состояние по управляющему сигналу У .

2. Выполняется считывание информации из регистра 3 и суммирование ее с содержимым определенных сумматоров 2 -2 с блока 1, определяемых блоком 5, и считывание информации из соответствукнцего сумматора ? блока 1, также определяемого блоком 5, в сумматор 4 по управляющему сигналу У .

3. Проверяется условие нулевого содержимого счетчиков 6 -6 с. Если отсутствует сигнал нулевого содержимого счетчиков 6 -6 к (х =О), то умень5. Операция умножения завершена.

В таблице приведен набор управляющих и логических сигналов, необходимых для реализации алгоритмов работы устройства (фиг.4).

Формула из обре те ния

Арифметическое устройство, содержащее регистр первого операнда, сумматор, К счетчиков, блок накопления кратных множимого, содержащий К (К разрядность операндов) сумматоров, блок управления, блок определения

25 очередности цифр, содержащий два элемента И и К разрядных ячеек, каждая из которых содержит триггер, три элемента И, элемент ИЛИ, элемент HE элемент задержки, кроме того, каждая разрядная ячейка, кроме последней, содержит элемент И-ИЛИ, выход i-го сумматора (i=1 К) блдка накопления кратных множимого со сдвигом на разрядов в сторону стерших разрядов соединен с входами сумматора устройства, первый и второй выходы блока определения очередности цифр соединены с входами управления накоплением

40 и чтением сумматоров блока накопления кратных множимого, информационный вход блока определения очередности цифр поразрядно соединен с выходами признака равенства нулю К счетчиков, 45 информационные входы регистра первого операнда и информационные входы К счетчиков поразрядно соединены с шинами первого и второго операндов устройства, вход управления считыванием

5р блока определения очередности цифр соединен с выходом управления считыванием блока управления и входом управления считыванием регистра первого операнда, выход сумматора соединен с шиной результата устройства, вычи-. тающие входы К счетчиков подключены к выходу управления уменьшением значений разрядов множителя блока управления, информационные входы суммато11 157870 ров блока накопления кратных множимого соединены с информационным входом блока накопления кратных множимого, первые входы первых элементов И разрядных ячеек блока определения оче5 редности цифр поразрядно соединены с информационным входом блока определения .очередности цифр, а вторые входы — с установочным входом блока on- 10 ределения очередности цифр, которыи подключен к установочному выходу бло.ка управления, в каждой разрядной ячейке блока определения очередности цифр выход первого элемента И через элемент НЕ подключен к $-входу триггера, R-вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго элемента И и с первым входом (инверсным) третьего элемента И, а во всех разрядных ячейках, кроме последней, соединен также с первым входом первой груп- 25 пы входов элемента И-ИЛИ и первым входом (инверсным) второй группы входов элемента И-ИЛИ, второй вход треть-. его элемента И соединен с вторым входом второго элемента И и входом .управления считыванием блока определения очередности цифр, в каждой разрядной ячейке блока определения очередности цифр прямой выход .триггера соединен с третьим входом второго элемента И, а во всех разрядных ячейках„ кроме последней, соединен также с вторым входом второй группы входов элемента И-ИЛИ, второй вход первой группы входов элемента И-ИЛИ каждой разрядной ячейки, кроме последней, соединен с инверсным выходом триггера, четвертый вход второго элемента И подключен к выходу элемента И-ИЛИ предыдущей разрядной ячейки блока определения очередности цифр, а во всех разрядных ячейках, кроме последней, соединен также с третьими входами первой и второй групп входов элемента

И-ИЛИ, выход второго элемента И через элемент задержки подключен к второму

50 входу первого элемента ИЛИ, входы первого элемента И блока определения очередности цифр соединены с первыми входами первых элементов И разрядных ячеек, инверсные выходы триггеров

55 которых соединены с входами второго элемента И блока определения очеред-. ности цифр, выходы первого и второго

8 12 элементов И являются третьим и четвертым выходами блока определения очередности цифр, которые подключены к входам завершения формирования кратных и завершения формирования сигналов разрешения считывания блока управления, отличающее с я тем, что, с целью расширения функциональных возможностей устройства за счет выполнения операции сложения чисел с плавающей запятой, в устройство введены регистр второго операнда, и коммутатор, в блок определения очередности цифр введен узел. обработки порядков слагаемых, содержащий регистр порядка первого слагаемого, регистр порядка второго слагаемого, группу элементов НЕ, сумматор, дешифратор, группу элементов И, первый, второй, третий и четвертый элементы

И, в каждую разрядную ячейку блока опредегения очередности цифр введены второй и третий элементы ИЛИ, при этом выход регистра первого операнда соединен с первым информационным входом коммутатора, вход управления счи; тыванием регистра первого операнда соединен с входом управления считыванием регистра второго операнда, информационный вход которого соединен с шиной второго операнда, информационный выход регистра второго операнда соединен с вторым информационным входом коммутатора, первый информационный выход которого соединен с соответствующим входом сумматора, второй информационный выход коммутатора соединен с информационным входом блока накопления кратных множимого, шина порядка первого операнда соединена с информационным входом регистра порядка первого операнда, выход которого порязрядно соединен с первым входом сумматора узла обработки порядков, шина порядка второго операнда соединена с информационным входом регистра порядка второго операнда, выход которого поразрядно через группу элементов НЕ соединен с вторым входом сумматора узла обработки порядков, выход суммы которого соединен с входом дешифратора узла, выход которого поразрядно соединен с первым входом элементов И группы, выход которого поразрядно соединен с первым входом второго элемента ИЛИ каждой разрядной ячейки блока определения очередности цифр, первый (инверсный) 8708

14 ных ячеек блока определения очередности цифр, выход первого элемента И узла соединен с вторым входом третьего элемента И каждой разрядной ячейки

5 блока определения очередности цифр, в каждой разрядной ячейке выход второго и третьего элемента И соединен с первым входом соответственно второго и третьего элементов ИЛИ, выходы вторых элементов ИЛИ разрядных ячеек

- блока определения очередности цифр поразрядно соединены с вторым выходом блока определения очередностИ цифр, 15 выходы третьих элементов ИЛИ разрядных ячеек блока определения очередности цифр поразрядно соединены с первым выходом блока определения очередности цифр.

Номер Обозна- Название сигнала Примечание связи чение связи

23 У Установочный сигнал Устанавливает блок 5

15 У Управляющий сигнал

Управляющий сигнал уэ

10 х<

Управляющий сигнал

Сигнал завершения формирования кратных в блоке 1

Сигнал завершения опеРации умножения х2

31 х Код операции (КОП) 13 157 вход первого элемента И узла, первый вход второго, третьего, четвертого элемента И узла соединены с шиной кода операции устройства, второй вход первого и четвертого элемента И узла соединен с входом управления считыванием блока определения очередности цифр, выход переноса сумматора узла соединен с вторым входом второго элемента И узла,.выход которого соединен с управляющим входом коммутатора устройства, управляющий вход узла обработки порядков соединен с управляющим выходом блока управления и с вторым входом третьего элемента И узла, выход которого соединен с вторым входом элементов И группы, выход четвертого элемента И узла соединен с вторыми входами третьих элементов ИЛИ разрядв начальное состояние.

Разрешает считывание информации из регистров 3 и 7 и синхронизирует работу блока 5.

Разрешает уменьшение на единицу содержимого счетчиков 6 -6 .

Синхронизирует работу блока 5.

При х4=0 — разрешение формирования кратных множимого в блоке 1.

При x -=1 вЂ,завершение

2 выполнения операции умножения.

При х =0 — инициируется

9 выполнение операции умножения, при х =1 операции сложения.

1578708

1578708

Фсж 4

Составитель Ю.Варакин

Редактор И.Сегляник Техред И.дидык Корректор Т,Палий

Заказ 1917 Тираж 567 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, R-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101