Параллельный накапливающий сумматор

Параллельный накапливающий сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональным основанием и обработки "векторной" информации. Целью изобретения является расширение функциональных возможностей за счет сложения чисел с иррациональным основанием √2. Сумматор содержит триггеры 1 разрядов сумматора, элементы НЕРАВНОЗНАЧНОСТЬ 2 разрядов сумматора, входные мультиплексоры 3, выходные мультиплексоры 4 с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛЙН (19) (11) (51) 5 G 06 Г 7/49, 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

IlPH П-(НТ СССР (51) 1166099 (21} 4488467/24-24 (22) 29. 09. 88 (46) 15,07. 90. Вюл. N 26 (71) Винницкий политехнический инсти.тут . (72) В.П.Кожемяко, Н,А.Квитка, В,С.Стратиенко и С.H.Êâèòêà (53) 681,325.5 (088,8) (56) Авторское свидетельство СССР

Ф 1166099, кл. 0 06 Р 7/50,. 1984. (54) (1АРАЛЛЕЛЬНЫЙ НАКАЛЛИВАЮЩИИ СУММАТ0Р (57) Изобретение относится к вычислительной технике и может быть HcIIoJIbзовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональным основанием и обработки "векторной" информации. Целью изобретения является расп:ирение функциональных возможностей за счет сложения чисел с иррациональным основанием - 2. Сумматор содержит триггеры 1 разрядов сумматора, элементы НЕРАВНОЗНАЧНОСТЬ 2 разрядов сумматора, входные мультиплексоры 3, выходные мультиплексоры 4 с соответствующими связями. 1 ил, 1578710

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройст5 вах роботиэированных систем управления для сложения чисел с иррациональным основанием обработки векторной информации и является усовершенствованием изобретения по авт. св 11! 1166099. 10

Цель изобретения — расширение функциональных возможностей за счет сложения чисел с иррациональным основанием 12, На чертеже представлена функциональная схема параллельного накапли- вающего сумматора (для n=4).

Сумматор содержит триггеры 1<-1

НЕРАВНОЗНАЧНОСТЬ разрядов сумматора, входные мультиплексоры 3„-3я, выходные мультиплексоры 41-4 „, входы 51-5

6<-6 двоичных разрядов и четных разрядов кода с иррациональным основанием второго слагаемого сумматора, входы 7< — l нечетных разрядов кода с иррациональным основанием первого слагаемого сумматора, входы В -8 < нечетных разрядов кода с иррациональным основанием второго слагаемого сумматора, прямые выходы 9< -9 !! триггеров разрядов сумматора, выходы 10<10 раэряцов суммы сумматора, с nep Zn вого по четвертый входы 11-14 задания режима сумматора и шина 15 сброса сумматора.

Сумматор предназначен для сложения операндов (векторов), представленных

40 в двоично-кодированной позиционной системе счисления с иррациональным основанием 12.

В этой системе счисления любое число <,вектор) представляется в виде 45 х=х„.,(2)" +х (12)" +...+х (-(2) +

В связи с тем, что веса разрядов данного кода являются последователь- 50 ностью степеней основания 42

8 12 8 4-< Г 4 2+2 2 - 2 1, четные степени которой представляют веса разрядов двоичного кода, а нечетные — веса раэряцов двоичного кода, умноженные на 2, то выражение (1) можно записать так

tl--! j!,!-2 /2 х )2,Ех 2 +,Ех;2, (2)

1а! !ao где величины принимают значения х,х, в !О,!1; j 6 f!,3,5, ...,и" 11

i e (0,2,4, ...,n-27 ..

Первый член формулы (2) составляет сумму нечетных разрядов кода, а второй член — сумму четных разрядов кода с основанием 2.

Особенностью такого иэображения является то, что код с основанием 42<, используемый для записи числа единый и в то же время члены выражения (2) независимы друг от друга. Это позволяет при сложении двух операндов осуществлять параллельное и независимое сложение составных частей операндов.

Если использовать операцию сжатия (опускание нулей) четных и нечетных разрядов, то при этом выражения для четных и нечетных разрядов примут вид

П вЂ” -< - < !

l а z. х; 2 х" 2, (3)

;=о =о и где i„j 0,1,2,..., — †. 1

Сжатию нечетных разрядов предшест-, вует их сдвиг вправо на один разряд.

Для суммирования операндов, четные и нечетные разряды которых представлены выражением (3), используются обыкновенные двоичные сумматоры.

Входные мультиплексоры 3<-3 обеспечивают раздельное поступление в сумматор операндов в двоичном коде и в коце с иррациональным основанием

12, Кроме того, с помощью мультиплексоров 3<-3

2, Выходные мультиплексоры 41-4 „ предназначены для выдачи результата: суммы, выполнения. формирования суммы в коде -P2 путем операции "расширения".

СумматоР может работать в- двух режимах: в режиме. сложения операндов, представленных в коде с основанием

- 2<, и в режиме суймирбвания при двоичном представлении операндов.

Параллельный накапливающий сумматор при сложении операндов в коде с иррациональным основанием -<12 работает следующим образом.

Суммированию чисел предшествует подача импульса "Сброс", которьй, поступая в шину 15, устанавливает все триггеры 1<-1 сумматора в состояние

"О". На входах 11 и 12 при этом должны присутствовать нулевые сигналы. После чего на входы 5<-5!! сумма78710 6

Благодаря этим переключениям осуществляется предварительный перенос информации от младших разрядов к старшим. Снятие второго слагаемого вызывает аналогичные переключения, в результате которых триггеры f -1 сумматора устанавливаются в состояния, соответствующие записи на триггерах

1 -!1 суммы (11100) четных разрядов операндов с основанием 2 . Поскольку прямые выходы триггеров 1, 1+, 1, 1

i подсоединены ко вторым информационным входам выходных мультиплексоров

4, 4» 4, 4, 4<, при наличии на входах 13 и 14 соответственно единичного и нулевого сигналов, осуществится расширение двоичной информации

" 11100" в информацию " 10 1010000" кода

5 15 тора подаются четные разряды первого операнда (например, "1111"), которые через входные мультиплексоры 31-Зд поступят на вторые входы элементов . 2 -2 НЕРАВНОЗНАЧНОСТЬ. Все элементы

2 -2 тех разрядов, в которых слагаемое содержит "1", устанавливаются в состояние "1". При этом триггеры в

1 остаются в прежнем состоянии, несмотря на присутствие "1" на их счетных входах. Триггеры 1< -1 изменяют свое состояние в том случае, .когда элементы 2 -2„ НЕРАВНОЗНАЧНОСТЬ соответствующих разрядов переходят из состояния "1" в состояние "0".

При следующем такте. сигналы, присутствующие на входах 5 -5 сумматора, снимаются. Элементы 2g-2„ НЕРАВНОЗНАЧНОСТЬ, находящиеся в состоянии

"1", переходят в состояние "О", Триггеры 1 -1„ соответствующих разрядов переходят в состояние "1". Четные разряды в "сжатом" виде первого операнда ("t111") будут записаны в триггеры сумматора. Вследствие того, что прямые выходы триггеров сумматора приложены к первым входам элементов

2, 24, 2з, 2 НЕРАВНОЗНАЧНОСТЬ, то на их выходах, а следовательно, и счетных входах триггеров 1, 1, 1y„

1< будут присутствовать единичные сигналы. Для окончательной подготовки сумматора к приему четных разрядов .второго операнда необходимо на входы

11 и 12 подать соответственно единичный и нулевой сигналы. Тогда четные разряды второго операнда, приложенные . ко входам 6 -6 в сжатом виде (например, "1101"), через входные мультиплексоры 3 -3 д поступят на вторые входы элементов 2 -2 и вызовут изменение состояний тех элементов 2„-2

НЕРАВНОЗНАЧНОСТЬ, для которых четный разряд второго слагаемого содержит

"1". Переход элементов НЕРАВНОЗНАЧНОСТЬ из состояния "1" в нуль возможен в двух случаях: в первом,. когда до прихода на вход ái единицы данного разряда элемент 2i НЕРАВНОЗНАЧНОСТЬ находится в единичном состоянии и тогда приход "1" в одноименный разряд вызовет появление "О на выходе соответствующего элемента 2i НЕРАВНОЗНАЧНОСТЬ, а следовательно, приведет к изменению состояния триггера fi на противоположное; во втором — при снятии единиц четных разрядов, второго слагаемого на входах 6 -бп сумматора. с основанием 2. Таким образом, на выходах 109 10» ТО, 103, 101 будет присутствовать код, соответствующий сумме "101010000" четных разрядов оцерандов с основанием - 2. Аналогичным образом происходит сложение нечетных разрядов (например,1it0 и 0101) первого и второго операндов, представленных в сжатом виде. При этом нечетные разряды первого операнда поступают на входы 7<-7п, а затем ко входам 81-8> прилагаются нечетные разряды второго операнда. Процесс суммирования идентичен ранее рассмотренному; Полученный результат суммы нечетных разрядов (10011) присутствует на третьих информационных входах выходных мультиплексоров 4fo 48,46 4, 4 и при наличии на входах 13 и 14 соответственно нулевого и единичного сигналов посту40 пит на выходы указанных выходных мультиплексоров. Таким образом, на выходах 1Ою, 108, 106, 104, 1О будут присутствовать нечетные разряды (1000001010) суммы кода 2. С учетом сформированных

4 четных и нечетных разрядов кода 42 получим на выходах !0 -101, окончательный результат 1101011010 ° На этом заканчивается первый режим работы.

Второй режим работы сумматора полностью совпадает с суммированием чет.ных разрядов операндов, представленных в кодах с иррациональным осноьанием -. 2 . Для его обеспечения .первый и второй двоичные операнды подают соответственно на входы 51-5 и 61-бя сумматора, а ко входам 11 и 12 прилагают последовательно во времени сигналы соответствующие "О", "О" и "1", "О". Приложение ко входам 13 и 14

1578710 нулевых сигналов позволяет получить на выходах 10 †10 параллельного накапливающего сумматора результат сложения двоичных операндов. формула изобретения

Составитель А.Клюев

Редактор И,Сегляник Техред М.Дидык Корректор Т.Палий

Заказ 1917 Тираж 570 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

11303 5, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

Параллельный накапливающий сумматор по авт. св. 11 1166099, о т л и— ч а ю шийся тем, что, с целью расширения функциональных воэможностей за счет сложения чисел с иррациональным основанием - 2, он содержит

1 и входных, мультиплексоров и 2п выход- 15 ных мультиплексоров, причем выходы входных мультиплексоров соединены с вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ соответствующих разрядов сумматора, первый и второй управляющие входы каждого входного мультиплексора соединены соответственно с первым и вторым входами задания режима сумматора, входы двоичных разрядов и четных разрядов кода с иррациональ- 25 ным основанием первого слагаемого сумматора соединены с первыми информационными входами соответствующих входных мультиплексоров, вторые информационные входы которых соединены с 30 входами соответствующих двоичных разрядов и четных разрядов кода с иррациональным основанием второго слагаемого сумматора, входы нечетных разрядов кода с иррациональным основанием первого слагаемого сумматора соединены с третьими информационными входами соответствующих входных мультиплексоров, четвертые информационные входы которых соединены с входами соответствуюших нечетных разрядов кода с иррациональным основанием второго слагаемого сумматора, первые и вторые управляющие входы каждого выходного мультиплексора соединены соответственно с третьим и четвертым входами задания режима сумматора, первые информационные входы и младших выходных мультиплексоров соединены с прямыми выходами триггеров соответствующих. разрядов сумматора, первые информационные входы п старших выходных мультиплексоров соединены с шиной нулевого потенциала. сумматора, второй информационный вход (2i-1)-ro выходного мультиплексора и третий информационный вход 21-ro выходного мультиплексора объединены и подсоединены к прямому выходу триггера i-го разряда сумматора, второй информационный вход 2i-го выходного мультиплексора и третий информационный вход (2i-1)-ro выходного мультиплек-. сора соединены с шиной нулевого потенциала сумматора, выходы выходных мультиплексоров являются выходами соответствующих разрядов суммы сумматора.