Конвейерное устройство для деления итерационного типа

Конвейерное устройство для деления итерационного типа

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в арифметических устройствах цифровых ЭВМ. Цель изобретения - сокращение оборудования устройства для деления. Поставленная цель достигается тем, что в устройство для деления интеграционного типа, содержащее регистр 7 делителя, регистр 25 результата, шифратор 9, блок 18 формирования и суммирования кратных, блоки 19-21 формирования дополнительного кода, блоки 22-24 умножения, регистр 6 делимого, введены регистры 10-13 управляющих сигналов, коммутатор 8, триггеры 1-5 и дополнительные регистры 14-17 с соответствующими связями. 1 ил.

СОЮЭ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9) О!! (Д1) а 06 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

TOCYAAPCTBEHHHA KOMHTET

ПО ИЭОБРЕТЕКИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ. СССР (21 ) 4606562/24-24 (22) 1 5.11.88 (46) 23.07.90. Бюл. М 27 (72) Ю.С.Варакин (53) 68!.325 (088.8) (56) Авторское свидетельство СССР

М 1262480, кл. G 06 F ?/52, 1985.

Авторское свидетельство СССР

Р 1179321, кл. G 06 Г 7/52, 1985. (54) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ИТЕРАЦИОННОГО П!ПА (57) Изобретение относится к автоматике и вычислительной технике и пред.назначено для использования в арифме2 тических устройствах цифровых ЭВМ.

Цепь изобретения — сокращение оборудования устройства для деления. Поставленная цель достигается тем,что в устройство для деления итерационного. -нпа, содержащее регистр 7 делителя., регистр 25 результата, шифратор 9. блок 18 формирования и суммир валия кратных, блоки !9-21 формиро- в а. i.-, я доп о. 1/1и тельпог о к одс1 блоки

22-24 мпожения, регистр 6 делимого, введены регистры !0-13 управляющих сигналов, коммутатор 8 триггеры !-5 и дополнительные регистры 14-17 с соответствующими связями. 1 ил.

1580351.4

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в цифровых арифметических устройствах.

Целью изобретения является сокращение оборудования устройства для деления.

На чертеже показана блок-схема устройства дня деления итерационно- 10

ro типа.

Устройство содержит пять триггеров 1 — 5, регистр 6 делимого, регистр 7 делителя, коммутатор 8, шифратор 9, четыре регистра 10 — 13 управляющих сигналов, четыре дополнительных регистра 14 — 17, блок 18 формирования и суммирования кратных, три блока 19 — 21 формирования дополнительного кода, три блока 22 — 24 20 умножения, регистр 25 результата, вход 26 "Запуск устройства",входы делимого 27 и делителя 28, выход 29 частного.

Устройство работает следующим об- 25 разом.

В момент появления сигнала "Пуск устройства" по импульсу синхрониза" ции (не показан) в триггер 1 принимается единичный сигнал, в регистр

6 делимого — значение делимого (ДМ), в регистр 7 делителя — значение делитсля (ДТ). Далее согласно алгоритму итерационного деления значение делителя преобразуется в величину, 3S равную единице (в пределах разрядной сетки), аналогичным образом преобразуется делимое, которое в последней итерации принимает значение частного от деления исходных операндов. После 4п приема операндов в регистры 6 и 7 в следующем машинном такте единичный сигнал с триггера 1 блокирует (сохраняет) . содержимое регистра 6, где находится значение делимого, а значение старших разрядов делителя из регистра 7 через коммутатор 8, управляемый единичным выходом триггера

1, поступает в шифратор 9, где вырабатываются управляющие сигналы, запоминаемые в блокируемом регистре 10, Единичный сигнал с выхода триггера

1 записывается.в триггер 2, а значение делителя с выхода коммутатора

8 запоминается на регистре 14.

В следующем машинном такте на выходе блока 18 формирования и суммирования кратных формируется значение делителя ДТ1, имеющего первое приближение к единиЦе, в .блоке 19 формируется дополнительный код от старших разрядов делителя ДТ1. Значение делителя ДТ1 и значение кода с выхода блока 19 запоминаются соответственно на регистрах 15 и 11, а единичный сигнал с выхода триггера 2 записывается в триггер 3. В этот же машинный такт блокируется прием в регистр

10 (сохраняется его значение), а в регистр 14 записывается значение делимого, при этом в регистры 6 и 7 возможен прием следующей пары операндов, сопровождаемых сигналом "Пуск".

В следующем машинном такте в блоке

22 значение ДТ1 (содержимое регистра 15) умножается на значение регистра 11 и формируется значение ДТ2 (точность приведения ДТ! к единице удваивается). Одновременно в блоке ! 8 формируется значение промежуточного делимого ДМ! при воздействии тех же управляющих сигналов, что и при формировании значения ДТ1. Аналогично происходит преобразование делителя и делимого на следующей итерации в блоках 23 и 22 умножения, В последней итерации с выхода блока

24 умножения формируется значение

ДТ4, равное единице в пределах разрядной сетки. В последующем машинном такте на выходе блока 24 умножения формируется значение ДМ4, равное частному от деления исходных значений Д!! и ДТ.

Формула из обретения

Конвейерное устройство для деления итерационного типа, содержащее регистры делимого, делителя и результата, шифратор, блок формирования и суммирования кратных, три блока формирования дополнительного кода и три блока умножения, причем входы делимого и делителя устройства соединены с информационными входами регистров делимого и делителя соответственно, выходы старших разрядов блока формирования и суммирования кратных соединены с входами первого блока формирования дополнительного кода, выходы старших разрядов первого блока умножения соединены с входом второго блока формирования дополнительного кода, выходы старших разрядов второго блока умножения соединены с входами третьего блока

Составитель Н,Маркелова

Редактор Г.Гербер Техред Л.Сердюкова Корректор С.Черни

Заказ 2012 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., и. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарийа,i01

5 158 формирования дополнительного кода, выходы разрядов третьего блока умножения соединены с информационными входами регистра результата, выход которого является выходом частного

I устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, в устройство введены пять триггеров, коммутатор, четыре регистра управляющих сигналов и четыре до-, полнительных регистра, при этом выходы регистров делимого и делителя соединены с первым и вторым информационными входами соответственно коммутатора, управляющий вход которого соединен с входом блокировки регистра делимого, входом второго триггера и выходом первого триггера, вход которого соединен с входом пуска устройства, выход старших разрядов коммутатора соединен с входом разрядов шифратора, выход которого соединен с информационным входом первого регистра управляющих сигналов, выход которого соединен с управляющим входом блока формирования и суммирования кратных, информационный вход которого соединен с выходом первого дополнительного регистра, вход которого. соединен с выходом разрядов коммутатора, выходы первого, второ0351 б го и третьего блоков формирования дополнительного кода соединены с информационными входами соответственно второго, третьего и четвертого

5 регистров управляющих сигналов, выходы которых соединены с первыми информационными входами первого, второго И третьего блоков умножения соответственно, вторые информационные входы которых соединечы с выходами второго, третьего и четвертого дополнительных регистров соответственно, выходы разрядов блока формирования и суммирования кратных соединены с входом второго дополнительного регистра, выходы результата первого и второго блоков умножения соединены с входами третьего и четвертого до20 полнительных регистров соответственно, выход второго триггера соединен с входом блокировки первого регистра управляющих сигналов и входом третьего триггера, выход которого соеди25 нен,с входом блокировки второго регистра управляющих сигналов и входом четвертого триггера, Выход которого соединен с входом блокировки третьего регистра управляющих сигналов и

30 входом йятого триггера, выход которого соединен с входом блокировки пятого регистра управляющих сигналов.