Устройство для формирования временных интервалов

Устройство для формирования временных интервалов

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в цифровых осциллографах и в анализаторах логических сигналов. Целью изобретения является расширение функциональных возможностей и повышение быстродействия. Цель достигается за счет введения в устройство для формирования временных интервалов элемента 2 задержки, дешифратора 13, коммутатора 11 и элементов ИЛИ 12. Устройство также содержит запоминающий блок 3, элемент И 1, счетчики 7-9 импульсов и триггеры 4-6. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

1ЕаЪБЛИК

„SU» 580536

А1,(51)5 Н 03 К 3/б4

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2i) 4481120/24-21 (22) 12.09.88 (46) 23.07.90. Бюп. Р 27 (72) В.И.Рябцев и А.В.Щербак

{53) 681.3 (OSS.8) (56) Авторское свидетельство СССР

В 1257601, кл. G 04 F 10!04, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ВРЕМЕННЬИ ИНТЕРВАЛОВ (57) Изобретение может быть использовано в цифровых осциллографах и в ана2 лизаторах логических сигналов. Целью изобретения является расширение функциональных воэможностей и повышение быстродействия. Цель достигается за счет введения в устройство,цля формирования временных интервалов элемента

2 задержки, дешифратора 13, коммутатора 11 и элементов ИЛИ 12. Устройство также содержит запоминающий блок 3, элемент И 1, счетчики 7-9 импульсов и триггеры 4-б ° 1 з.п.ф-лы, 2 ил.

1580536

Изобретение относится к импульсной технике и может быть использовано в цифровых осциллографах и анализаторах логических сигналов.

Целью изобретения является расширение функциональных возможностей устройства и повышение быстродействия .

На фиг. 1 представлена блок-схема 1р устройства для формирования временных интервалов; на фиг, 2 — пример выполнения запоминающего блока.

Устройство для формирования временных интервалов содержит (фиг. 1) 15 элемент И 1, элемент 2 задержки, запоминающий блок 3, триггеры 4-6, счетчики 7-9 импульсов, коммутаторы

10 и 11, элементы ИЛИ 12, дешифратор 13, входную шину 14, шину 15 20 управляющих импульсов, шину 16 "Пуск" и шину 17 тактовых импульсов.

Входная шина 14 подключена к информационному входу запоминающего 25 блока 3, первый вход записи которого соединен с .выходом элемента И 1 непосредственно, остальные входы записи подключены к выходу элемента

И 1 через элемент 2 задержки, входы 30 выборки запоминающего блока подключены через элементы ИЛИ 1,2 к выходам дешифратора 13, другие входы элементов ИЛИ 12 объединены и подключены .к управляющим входам коммутаторов

10 и 11, к выходу триггера 5 и к Rвходу триггера 6, D-вход которого соединен с выходом запоминающего блоФ ка 3, первая и вторая группы адресных входов которого подключены соот- 40 ветственно к выходам счетчиков 8 и 9,,выход переполнения счетчика 9 соеди нен с С-входом триггера 5 и с R-входом триггера 4, S-вход которого подключен к шине 16, R-входу триггера

5 и R-входам счетчиков 8 и 9, С-входы которых соединены с выходами коммутаторов 10 и 11, вторые входы которых объединены и подключены к выходу пер еполнения счетчика 7, выходы которого соединены с входами дешифратора 13, С- и R-входы счетчика 7 соединены соответственно с С-входом триггера 6, шиной 17 и инверсным выходом триггера 4, прямой выход которого соединен с входом элемента И 1, другой вход которого соединен с шиной 15, первые входы коммутаторов

10 и 11 соединены соответственно с (n-1)- и (2п-1)-выходами элемента 2 задержки.

Запоминающий блок 3 содержит (фиг. 2) элемент ИЛИ 18 блоки 19 и

20 памяти, причем выходы блоков 19 и

20 памяти соединены с входами элемента ИЛИ 18, выход которого является выходом запоминающего блока 3, адресные входы блоков 19 объединены и являются первой группой адресных входов блока 3, адресные входы блоков 20 объединены и являются второй группой адресных входов блока 3, информационные входы блоков 19 и 20 объединены и являются информационными входами блока 3, входы записи блоков 19 и 20 объединены и являются входами записи блока 3, входы выборки блоков 19 и

20 объединены и являются входами выборки блока 3.

На входную шину 14 подается последовательность, подлежащая расширению, на шину 15 управляющих импульсов подается последовательность импульсов, равная

Туп,и з 2п, где Т вЂ” период следования импульуп,и сов; время задержки одного отвода элемента 2 задержки;

2n - количество входов записи запоминающего блока 3.

На шину 17 тактовых импульсов подается последовательность импульсов, период следования которой определяет масштаб расширения последовательнос- ти импульсов, который равен

Туа,и 2п

К

Ро«Т т.и где Т „ — период следования тактовых импульсов.

Устройство работает следующим образом.

В исходном состоянии RS-триггер

4, Р-триггер 6 и счетный триггер 5 находятся в сброшенном состоянии, счетчики 8 и 9 в нулевом состоянии, что соответствует выбору первого ад

:реса запоминающего блока 3.

При подаче импульса на шину 16

RS-триггер 4 устанавливается в единичное состояние и подтверждается сброшенное состояние счетчиков 8 и 9, счетного триггера 5 и D-триггера 6 °

158053б

Эта начало режима записи входных импульсов па шине 14. На вход элемента 2 задержки и первый вход записи запоминающего блока 3 подаются через элемент И 1 импульсы с шины

15 управляющих импульсов. Нулевой уровень с инверсного выхода RS-триггера 4 удерживает счетчик 7 в сброшенном состоянии. Нулевой уровень с выхода триггера 5 через все эле— менты ИЛИ 12 обеспечивает выборку всех блоков 19 запоминающего блока

3, а на С-входы счетчиков 8 и 9 через коммутаторы 10 и 11 подаются соответственно импульсы с (и — 1) — и (2n-1)-выходов элемента 2 задержки, так как на вход управления первого

10 и второгб 11 коммутаторов подан нулевой уровень с выхода триггера 5.

Импульс с выхода элемента И 1, поданный на первый вход записи запоминающего блока 3, записывает значение уровня импульсной последовательности в первый адрес первого блока 19 запоминающего блока 3. Через время импульс с первого выхода элемента

2 задержки записывает во второй блок 19 запоминающего блока 3 значение уровня импульсной последовательности в этот момент времени, еще через время t значение уровня им3 пульсной последовательности в этот момент времени записывается в третий блок 19 запоминающего блока 3 и так далее IIo последний блок 19 запоми нающего блока 3. Во время этого процесса, когда запишется значение уровня импульсной последовательности импульсом с (п-1)-выхода элемента 2 задержки, задним фронтом этого же импульса перестанавливается счетчик

8 на выборку следующего, второго адреса с первого по и-й блоков 19, а следующий импульс с п-выхода элемента 2 задержки записывает значение уровня импульсной последовательности в первый адрес первого блока 20 запоминающего блока 3, адрес которого выбирается счетчиком 9, который переустанавливается на выбор второго адреса блоков 20 только задним фронтом импульса с (2n-1)-выхода элемента

2 задержки, когда завершается запись в последний блок 20 запоминающего блока 3.

Следующий цикл записи в блоки 19 повторяется аналогично, только во вторые адреса блоков 19, далее в третьи адреса, четнертые и так далее, включая последний.

Переустановка адресов блоков 19 и .20 происходит в два момента времени, 5 так как смена адреса блоков 19 должна происходить после записи значения уровня импульсной последовательности в последний блок 19 запоминающего о блока 3 импульсам с (2п-1) -выхода элемента 2 задержки, т.е. через время (2п-1), а учитывая, что начало следующего периода импульсов, поданных с шины 15, равно t з 2п, то на время выборки адреса блоков 19 остается время, равное t>.2n — 6 (2п-1), т.е. равное

В предлагаемом устройстве должно соблюдаться следующее соотношение

20 (n, Н.А где t — время выборки адреса каждого из блоков 19 запоминаю25 щего блока 3.

Импульс записи в последний адрес последнего блока 19 запоминающего блока 3 с выхода элемента 2 задержки вызывает переполнение счетчика 9 и установку его в исходное нулевое состояние и формирование с его выхода переполнения импульса, передний фронт которого сбрасывает RS-триггер 4, а задний фронт устанавливает в единицу счетный триггер 5, единичный уро35 вень с выхода каторога через все элементы ИЛИ 12 отключает выборку запоминающего блока 3, переключает коммутаторы 10 и 11 на передачу импуль40 сов переполнения счетчика 7 на Свходы счетчиков 8 и 9 и снимает со сброса D-триггер 6. Это окончание режима записи и начало режима воспроизведения логической последовательности. Нулевой уровень с прямого выхода RS-триггера 4 запрещает прохождение временных импульсов на вход элемента 2 задержки, а единичный уровень с RS-триггера 4 разрешает счет импульсов с шины 17 тактовых импульсов счетчиком 7.

Да прихода и во время действия первого тактового импульса счетчик 7 находится в нулевом состоянии, чта сООтВетстВует нулеВОму уРОВню на первом выходе дешифратара 13. Этот уровень через элемент ИЛИ 12 o6ecrzeчивает выборку первого блока 19 запоминающего алака 3, састаящ е и 7 1580536 выхода которого. через элемент ИЛИ 18 подается на D-вход триггера 6, которое переписывается поданным на С-вход эад. ним фронтом тактового импульса, т. е. Dтриггер 6 устанавливается в состояние, соответствующее значению уровня логичес ° кой последовательности, записанное в запоминающий блок 3 в первый момент времени после подачи импульса на ши- 10

ivy 16. Этим же задним фронтом такто вого импульса счетчик 7 устанавлива- ется в состояние, определяющее ну,левой уровень на втором выходе де, шифратора 13, который через элемент 15, .ИЛИ 12 обеспечивает выборку второго, блока 19 запоминающего блока 3, с

, выхода которого через элемент ИЛИ ,.18 передается значение уровня логи.ческой последовательности, записанное 20 ,через время t . Это значение уровня записывается в D-триггер 6 поданным . на С-вход задним фронтом тактового импульса, который устанавливает счет: чик 7 в состояние, обеспечивающее вы- >5 борку третьего блока 19 запоминающего блока 3. Таким образом выбираются все блоки 19 и состояние их выходов переписывается в D-триггер

Ь задними фронтами тактовых импуль- 30 сов. 2п-й тактовый импульс с шины

17 тактовых импульсов вызывает переполнение счетчика 7, кроме установки в исходное состояние последнего, вызывает импульсом со своего выхода переполнения через коммутаторы

10 и 11 устайовку счетчиков 8 и 9 в состояние выборки второго адреса запоминающего блока 3 (блоков 20).

Описанная работа устройства повторя- 40 ется для второго адреса блока 20, затем для третьего и так далее, включая последний.

Импульс с шины 17 тактовых импульсов вызывает формирование с Bbl хода переполнения счетчика 7 импульса, который в свою очередь вызывает переполнение счетчиков 8 и 9, а сформированный с выхода переполнения счетчика 9 импульс своим заДним 5п фронтом устанавливает счетный триггер 5 в нулевое состояние. Нулевой уровень с выхода счетного триггера 5 устанавливает в сброшенное исходное состояние D-триггер 6. Через элементы ИЛИ 12 устанавливается выбо ка всех блоков 19, а коммутаторы 10 и

11 устанавливаются соответственно на передачу импульсов с (и-1)- и (2n-1)-выходов элемента 2 задержки.

RS-триггер 4 остается сброшенным, т.е. устройство находится в исходном состоянии. Таким образом, уровни логической последовательности, записанные в запоминающий блок 3 с дискретностью времени, равной з, воспроизводятся на выходе D-òðèããåðà 6 с дискретностью времени, равной Тт т. и т.е. пропорционально расширены длительности и паузы последовательности импульсов, поданной на входную шину

14, а смещение импульсов записи на элементе 2 задержки позволяет повысить быстродействие устройства.

Предлагаемое устройство позволяет пропорционально расширять как длительности, так и паузы между импульсами последовательностей импульсов, а смещение импульсов записи на элементе задержки позволяет достичь быстродействия устройства, превышаю:щего быстродействие используемых в нем блоков памяти.

Фор мул а изобретения

1. Устройство для формирования временных интервалов, содержащее запоминающий блок, первый, второй и третий счетчики импульсов, первый, второй и третий триггеры, элемент И, элемент ИЛИ и коммутатор, разрядные выходы второго и третьего счетчиков импульсов соединены соответственно с первой и второй группами адресных входов запоминающего блока, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей и повышения быстродействия, в него введены второй коммутатор, дешифратор, элемент задержки и и-1 элементов ИЛИ, причем входная шина подключена к информационному входу запоминающего блока, первый вход записи которого соединен с выходом элемента

И и входом элемента задержки, остальные входы записи запоминающего блока соединены с выходами "элемента задержки, (и-1)- и (2n-1)-выходы которого подключены соответственно к перBblM входам второго и первого коммутаторов, вторые входы которых объединены и соединены с выходом переполнения первого счетчика импульсов, выходы которого через последовательно соединенные дешифратор и элементы ИЛИ подключены к входам выборки запоминающего

1580536

Фиг.2

Составитель В.Чижов

Техред Л. Сердюкова

Редактор И.Горная

Корректор Т.Малец

Заказ 2021 Тираж 665 Подписное

РЧИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент",.r.Óærîðoä, ул. Гагарина„101 блока, выход которого соединен с

D-входом третьего триггера. С-вход которого соединен с шиной тактовых импульсов и с С-входом первого счетчика импульсов, К-вход которого соединен с инверсным выходом первого триггера, S-вход которого соединен с шиной "Пуск" и с R-входами второго и третьего счетчиков импульсов и второго триггера, С-вход второго триггера соединен с выходом переполнения третьего счетчика импульсов и с Rвходом первого триггера, прямой выход которого подключен к первому входу элемента И, второй вход которого соединен с шиной управляющих импульсов, при этом управляющие входы первого и второго коммутаторов объединены и подключены к вторым входам элементов ИЛИ, к выходу второго триггера и к R-входу третьего триггера, выход которого является выходной шиной устройства.

l0

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что запоминающий блок содержит первую и вторую группы блоков памяти и элемент ИЛИ, входы которого соединены с выходами первой и второй групп блоков памяти, выход элемента ИЛИ является выходом .,запоминающего блока, D-входы всех

f блоков памяти объединены и являются информационным входом запоминающего блока, адресные входы первой группы блоков памяти объединены и являются первой группой адресных входов запоминающего блока, адресные входы второй группы блоков памяти объединены и являются второй группой адресных входов запоминающего блока, входы записи всех блоков памяти объединены

20 и являются входами записи запоминающего блока, входы выборки всех блоков памяти объединены и являются входами выборки запом.нающего блока.