Устройство для контроля равновесного кода

Устройство для контроля равновесного кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике. Его использование в системах обработки цифровой информации позволяет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальный преоразователь 2 параллельного кода в последовательности импульсов, триггер 3, блок 4 подсчета импульсов, элементы ИЛИ 5, 9, реверсивные накопители 6, группу 7 элементов И, элементы И 11,12. Поставленная цель достигается благодаря введению элемента ИЛИ 10, элемента И 13, группы элементов ИЛИ 8 и группы элементов И 14. 1 ил.

СОЮЗ ССВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН . () Н 03 М 7/20, 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4340294/24-24 (22) 08.12.87 (46) 23.07.90. Бюп. Ф 27 (72) О.Н.Музыченко (53) 681.325 (088.8) 15(ф((ЩР 2((5(!р3) IS(P tj

ВВ 5р 594 1и

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР (56) Авторское свидетельство СССР

9. 1149260, кл, G 06 F 11/00, 1987.

Авторское свидетельство СССР

N - 1325480, кл. G 06 F 11/00, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РАВНОВЕСНОГО КОДА (57) Изобретение относится к автомаÄÄSUÄÄ 158()563 А t

2 тике и вычислительной технике. Его использование в системах обработки цифровой информации позволяет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальньл преобразователь

2 параллельного кода в последовательности импульсов, триггер 3, блок 4 подсчета импульсов, элементы ИЛИ 5,9, реверсивные накопители 6, группу 7 элементов И, элементы И 11,12. Поставленная цель достигается благодаря введени(.(элемента ИЛИ 10, элемента И 13, группы элементов ИЛИ 8 и группы элементов И 14. 1 ил.

1580563

Изобретение относится к автоматие и вычислительной технике и может

Выть использовано в системах обработ( ки цифровой информации.

Цель изобретения - повышение быстродействия.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит генератор 1 тактовых импульсов, многоканальный ,:преобразователь 2 параллельного кода ,в последовательности импульсов, триг)гер 3, блок 4 подсчета импульсов, l первый элемент ИЛИ 5, реверсивные на,копители 6, первую группу элементов И 7, группу элементов ИЛИ 8, второй (9 и третий 10 элементы ИЛИ, первый— третий элементы И 11-13 и вторую группу элементов И 14. Устройство со- 2р держит информационные 15 и установочные 16 входы, первый 17 и второй 18 выходы, Устройство предназначено для контроля п-разрядного кода с постоянным 25 числом К единиц.

Многоканальный преобразователь 2 может быть выполнен на распределителе импульсов, выходы которого соединены с первыми входами 2р групп элементов И (2р - число каналов преобразователя), вторые входы элементов

И каждой группы являются информационными входами соответствующего канала преобразователя, а выходы соединены с входами элемента ИЛИ, выход которого является выходом соответствующего канала преобразователя 2, тактовый вход распределителя импупьсов является. тактовым входом преобразова- 4р теля 2, а выход его последнего разряда — выходом окончания работы преобразователя 2.

Многоканальный преобразователь 2 может быть также выполнен в виде 2р регистров сдвига, соединенных информационными входами с соответствующими информационными входами преобразователя, тактовыми входами — с его тактовым входом, а выходами переноса — с выходами соответствующих каналов преобразователя 2, инверсные выходы каждого регистра сдвига соединены с входами своего элемента И, а выходы последних — с входами элемента И, выход которого является -выходом. окончания работы преобразователя 2, входы разрешения записи регистров сдвига соединены с входами записи преобразователя 2.

Триггер 3 выполняется в виде RSтриггера. Гсли многоканальный преобразователь 2 выполнен на регистрах сдвига либо на распределителе импульсов, сигнал на выходе окончания работы которого синхроннзован с паузой. между тактовыми импульсами, или в виде счетного триггера, если преобразователь,2 выполнен на распределителе импульсов, сигнал на выходе окончания работы которого синхронизован с тактовым импульсом.

Реверсивный накопитель 6 может быть выполнен в виде реверсивного счетчика с двумя счетными входами на ь" )loR (Rld)(, R=max(Ka),1 — () рззря1Р дов, соединенного инверсными выходами с входами элемента И, инверсный и прямой выходы которого являются первым и вторым выходами реверсивного накопителя

6, либо прямые выходы реверсивного счетчика соециняются с входами элемента ИЛИ, прямой и инверсный выходы которого являк)тся первым и вторым выходами реверсивного накопителя 6, суммирующий и вычитающий счетные входы счетчика являются соответственно первым и вторым счетным входами реверсивного чакопителя 6, прямые выходы счетчика соединены также. с входами порогового блока, выход которого является третьим выходом реверсивного накопителя 6. Пороговый блок реализует пороговую функцию с весами входов 2 и порогом А=К+1.

В исходном состоянии в счетчик реверсивного накопителя 6,i с входов

16.х записывается код числа п „ входов (p+i)-го канала многоканального преобразователя 2.

Блок 4 подсчета импульсов может быть выполнен в виде реверсивного счетчика с двумя счетными входами на

Ь?)1ор (Рз))Ь, R=max(K+1,j — () разря-! дов, выходы разрядов реверсивного счетчика являются информационными выходами блока 4, кроме того, прямые выходы разрядов счетчика соединены с входами порогового блока, выход которого является выходом переполнения блока 4. Пороговый блок реализует not-1. роговую функцию с весами входов 2 и порогом A=K+1. Б исходном состояS 15 нии с входов 16.р в счетчик блока 4 записан код числа п входов (2р)-го канала преобразователя 2.

Кроме того, блок 4 может быть вы. полнен в виде реверсивного счетчика, причем выходом переполнения блока 4 является прямой выход старшего раз- . ряда реверсивного счетчика. В этом случае в исходном состоянии в счетчикблока 4 записывается код числа q+n p, где q=2 -К-1. В этом случае с входами элемента И 12 устройства соединяются прямые выходы разрядов счетчика блока 4 с номерами, равными номерам единичных разрядов в двоичном представлении числа q+K и инверсные выходы остальных разрядов счетчика блока 4.

Аналогично реверсивный накопитель б может быть выполнен без использования порогового блока. При этом он имеет счетчик разрядностью 1 - t, прямой выход старшего разряда которого является третьим выходом реверсивного накопителя б, а элемент И реверсивного накопителя 6 соединен входами с прямыми выходами разрядов счетчика с номерами, равными номерам единичных разрядов в двоичном представе- » ленин числа q, где q=2 -К-1, и инверсными выходами остальньк разрядов счетчика, причем прямой выход элемен та И является вторым выходом накопителя 6, а инверсный выход — его первым вькодом

Элементы И 14 второй группы могут быть установлены непосредственно на выходах каналов многоканального преобразователя 2.

Устройство функционирует следующим образом.

В исходном состоянии многоканальный преобразователь 2 параллельного кода в последовательность импульсов, триггер 3, накопители 6 и блок 4 сброшены. На выходе триггера нулевой сигнал. На информационные входы 15 подан контролируемый код, причем на входы каналов от первого до р-го он подан в прямом виде, а на входы каналов от (р+1)-ro до (2р)-го - в инверсном виде либо в прямом, но инвертируется установкой инверторов на входах соответствующих каналов много канального преобразователя 2 либо выполнением соответствующих входов преобразователя 2 инверсным.

80563

1О

При поступлении тактовых импульсов на тактовый вход многоканального преобразователя 2 с выхода генератора

1 тактовых импульсов преобразователь

2 преобразует количество единичных сигналов на информационных входах 15 от первого до р-го и количество нулевых сигналов на информационных входах

15 каналов от (р+1)-го до (2р)-ro в количество импульсов на соответствующих информационных выходах. Импульсы с выхода (2р)-го канала многоканального преобразователя 2 поступают на вычитающий вход блока 4, а с выхода р-ro канала — через элемент

ИЛИ 5 на суммирующий вход блока 4.

Если импульс поступает только на суммирующий или только на вычитающий вход блока 4, то к его содержимому прибавляется или от его содержимого вычитается соответственно единица.

Импульсы с выхода i-ro канала многоканального преобразователя 2 поступают на суммирующий вход реверсивного накопителя б.i, а с выхода (p+i)-го канала — на вычитающий счетный вход реверсивного накопителя 6.1 через элемент ИЛИ 8.i. Если импульс поступает только на суммирующий вход реверсивного накопителя 6, то к его содержимому прибавляется единица, а если только на вычитающий вход, то от его содержимого вычитается единица. Если импульсы поступают одновременно с выходов i-го и (p+i)»го или р-ro и (2р)-го каналов преобразователя 2, то состояние реверсивного на-. копителя б.д или блока 4 не изменяется благодаря элементам И 14

Работа продолжается таким образом до окончания преобразования входного кода многоканальным преобразователем

2. По ок4нчании преобразования он самоблокируется и далее импульсов на своих информационных выходах не формирует. При этом он сигналом с выхода окончания работы переключает триггер 3, на выходе которого появляется единичный сигнал. Далее происходит процесс последовательного пересчета содержимого реверсивных накопителей

6 в блок 4

Пусть б.i наименьший номер реверсивного накопителя, в который записан ненулевой код, причем к 1моменту окончания работы преобразователя 2 в калдый реверсивный накопитель б.i записан код числа единичных сигналов

1580563 на паре групп информационных входов

15.i и 15.(р+1) ° При этом единичным сигналом с первого выхода реверсивного накопителя 6.х и единичньпы сиг5 налами со вторых выходов реверсивных накопителей 6.1 — 6.(i-1) разрешается йрохождение тактовых импульсов через элемент И 7.1. и элемент ИЛИ 5 на суммирующий вход блока 4 и через элемент 1О

7.i и элемент ИЛИ 8,i на вычитаю1ций вход реверсивного накопителя 6.1, ри этом каждый раз к содержимому лока 4 прибавляется, а от содержи1 мого реверсивного накопителя 6. i вычитается единица. Работа продолжается таким образом до обнуления реверсивного накопителя 6.i при этом íà его первом выходе появляется нулевой сиг.нал, запрещающий дальнейшее прохожде- >О ние тактовых импульсов через элемент ,И 7.1, а на втором выходе — единич:ный, разрешающий прохождение тактовых импульсов через элементы И 7.(i+i)

7.(р-1). Далее аналогично осуществля- 25 ются обнуление реверсивных накопи, телей 6.(i+1) — 6.(р-1) и пересчет их содержимого в блок 4.

Если,> Х; К, то работа устроист-!!

i=1 ва продолжается до обнуления всех реверсивных накопителей 6, при этом íа их вторых выходах появляются единичные сигналы, поступающие на входы

35 элемента И 11, на выходе которого появляется единичный сигнал, проходящий через элемент ИЛИ 10 на выход 18 окончания контроля устройства, свидетельствующий об окончании цикла ра боты. Результат снимается с выхода

17 счетчика элемента И 12: если H

; Х =К то на выходе 17 единичный в <=! И сигнал, а если, Х;(К, то нулевой. и =!

Если Х; > К, то работа устройства !

=1 продолжается до накопления в блоке или реверсивном накопителе 6 (после переключения триггера 3) К+1 импульса или более (если их накопление происходит до момента переключения триггера 3), ™ри этом на выходе блока 4 или на третьем выходе соответствующего накопителя 6 появляется единич55 ный сигнал, поступающий на вход элемента ИЛИ 9 и вызывающий единичный сигнал на его выходе, который поступает на инверсный вход элемента И 12, вызывая нулевой сигнал на выходе 17, и на вход элемента И 13. Если триггер

3 переключился и на его выходе единичный сигнал то на обоих входах элемента И 13 и его выходе появляется единичный сигнал, поступающий через элемент ИЛИ 10 на выход 18 окончания контроля устройства. Цикл работы устройства окончен. Результат работы (нулевой сигнал) снимается с выхода

17 элемента И 12.

Таким образом, предлагаемое уст.— ройство обладает более высоким быстродействием, чем известное.

Формула изобретения

Устройство для контроля равновесного кода, содержащее многоканальный преобразователь параллельного кода в последовательности импульсов, информационные входы первого — 2р-го каналов которого являются соответствующими информационными входами устройства, генератор тактовых импульсов, выход которого подключен к первым входам элементов И первой группы и тактовому входу многоканальчого преобразователя параллельного кода в последовательности импульсов, выход окончания работы которого соединен с входом триггера, выход которого подключен к вторым входам элемента И первой группы и первому входу первого элемента И, первый — (p-1)-й реверсивные накопители, первые выходы которых соединены с третьими входами одноименных элементов И первой группы, выходы которых подключены к соответствующим входам первого элемента

ИЛИ, блок подсчета импульсов, информационные выходы которого соединены с прямыми входами второго элемента

И, выход которого является первым выходом устройства, второй элемент

ИЛИ выход р-го канала многоканально9 го преобразователя параллельного кода в последовательности импульсов подключен к р-му входу первого элемента

ИЛИ, второй выход i-ro реверсивного накопителя (i--1, р-1) соединен с (i+1)-м входом первого элемента И и (i+3) ì входом (i+1) го — (р 1)-го элементов И первой группы, третьи выходы реверсивным накопителей подключены к соответствующим входам второго элемента ИЛИ, о т л и ч а ю— щ е е с я тем, что, с целью повьппе1О

1580563 ва.

Составитель О. Ревинский

Техред Л.Сердюкова Корректор И;Муска

Редактор И.Горная

Заказ 2023 Тираж 659 Подписное

ВИИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина,101 ния быстродействия, в устройство введены группа элементов ИЛИ, вторая группа элементов И, третий элемент

ИЛИ и третий элемент И, первый вход которого подключен к выходу триггера, выходы 2р-ro и первого — (р-1)-ro каналов многоканального преобразователя параллельного кода в последовательности импульсов соединены соответственно с прямыми входами 2р-го и 4 ,первого — (р-1)-го и инверсными входами р-ro — (2р-1)-го элементов И второй группы, выходы (р+1)-го - (2р-1)-ro каналов многоканального преобразователя параллельного кода в последовательности импульсов соединены с первыми входами соответственно первого— (р-1)-ro элементов ИЛИ группы, вторые входы которых подключены к выходам одноименных элементов И первой группы, выходы первого — (р-l)-ro элементов ИЛИ группы и первого элемента ИЛИ подключены соответственно к инверсным входам первого — (р-1)-ro 25 и 2р-го и прямым входам (р+1)-го(2р-1)-го и р-го элементов И второй группы, выходы i-ro и (p+i)-го элементов И второй группы (=1, р-1) соединены соответственно с первым и вторым счетными входами -го реверсивного накопителя, установочные входы которого являются i-ми установоч-, ными входами устройства, выходы р-го и 2р-го элемента И второй группы подключены соответственно и первому и второму счетным входам блока подсчета импульсов, установочные входы которого являются р-ми установочными входами устройства, выход переполнения блока подсчета импульсов сосдпнен с р-м входом второго элемента ЮП1, выход которого подключен к инверсному входу второго элемента И и второму входу третьего элемента И, выход которого и выход первого элемента И соединены с первым и вторым входами третьего элемента ИЛИ, выход которого является вторым выходом устройст