Устройство для умножения с накоплением комплексных чисел

Устройство для умножения с накоплением комплексных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, и может быть использовано в высокопроизводительных вычислительных системах в качестве сопроцессора и позволяет повысить быстродействие. Устройство содержит четыре блока памяти для накопления частичных произведений реальных и мнимых частей и операционную часть, состоящую из четырех сумматоров, коммутаторов, сдвигателей. Быстродействие достигается за счет двухэтапной векторной обработки массива данных. Первый этап включает векторную операцию образования в блоках памяти массива частичных произведений, на втором этапе получают результат путем векторной операции умножения и суммирования частичных произведений. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 С 06 Е 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ AEHT СССР (21) 4432631/24(22) 30.05.88 (46) 23.08.90. Бюл. t> 3 1 (71) Институт кибернетики им. В.М.Глушкова (72) 1 ).А„Сабельников и N.А,Демидов (53) 681 „325. 5 (088.8) (56) Авторское свидетельство СССР

Ь"- 1509876, кл. 0 06 Y 7/52, 26.01.88, Сомотюк М.В., Боюн В.П. Операционные устройства для суммирования парных произведений и перемножения комплексных чисел. — Управляюк е системы и машины, М 3, 1978, с. 90, рис, 6. (54) УСТРОЙСТВО,JM УМНОЖЕНИЯ С НАКОПЛЕНИЕМ КОМПЛЕКСНЫХ ЧИСЕЛ (57) Изобретение относится к вычисИзобретение относится к вычислительной технике и может быть исполь.зовано в специализированных вычислительных системах.

Цель изобретения — повышение быстродействия, На фиг. 1 представлена функциональная схема устройства; на фиг, 2— диаграмма сигналов управления.

Устройство содержит блоки 1 и 2 памяти реальной части, блоки 3 и 4 памяти мнимой части, группы 5-8 элементов И, сумматоры 9-12, комбинационные сдвигатели 13 и 14, коммутаторы 15-22, элементы И 23 и 24, элемент ИЛИ-HE 25, регистр 26 реальной части множителя, блок 27 совпадения, регистр 28 реальной части множимого, „.$0„„1 А1 лительной технике, может быть использовано в высокопроизводительных вычислительных системах в качестве сопроцессора и позволяет повысить бы; стродействие. Устройство содержит четыре блока памяти для накопления частичных произведений реальных и мнимых частей и операционную часть, состоящую из четырех сумматоров, коммутаторов, сдвигателей. Быстродействие достигается за счет двухэтапной векторной обработки массива данных. Первый этап включает векторную операцию образования в блоках массива частичных произведений, на втором этапе получают результат путем векторной операции умножения и суммирования частичных произведений.

2 ил. элемент ИЛИ-НЕ ?9, элемент ИЛ l 30, регистр 31 мнимой части множимого, блок 32 совпадения, регистр 33 сдвига мнимой части множителя. Регистры

26 и 28 являются регистрами сдвига, блоки 1-4 памяти — двухпортовые. Выходы регистра 28 соединены с первыми информационными входами коммутаторов 16 и 21, входы управления которых соединены между собой и с входами управления коммутаторов 17 и 20, которые являются первыми управляющи— ми входами устройства (сигналы U ), вторыми управляюп(ими входами устройства являются соединенные вместе входы "Сдвиг-загрузка" регистров 26,28, 31 и 33 (сигнал U>), входами реальной и мнимой частей множителей яв3

1587230 ляются информационные входы соответ— ствепно регистров 26 и 33, а входами реальной и мнимой частей множимых являются информационные входы соответственно регистров 28 и 3 1, входы последовательного ввода данных устройства соединены с входами последовательного ввода данных регистра 28 и с шиной нулевого потенциала, а вы- 10 ходы соединены с первыми информаци— онными входами коммутаторов 17 и 20, вторые информационные входы которых соединены соответственно с первыми ин;формационными входами коммутаторов 15 18 и 19, с выходами элементов И 5 и S и с первыми входами-выходами блоков

1 и 4 памяти, первые входы "Запись" которых соединены между собой и с выходом: элемента 30 (сигнал Б „ ), 20

;вторые входы-выходы блоков 1 и 4 !

:являются выходами соответственно ре альной и мнимой частей результата устройства и соединены соответственно с выходами сумматоров 9 и 12, с 25 первыми информационными входами эле— ментов 6 и 7, с вторыми информацион— ными входами коммутаторов 16 и 21, а также с первыми информационными вхо— дами коммутаторов 15 и 22, выходы ко- 30 торых соединены с первыми информационными входами соответственно сумматоров 9 и 12,,вторые информационные входы которых соединены соответственно с третьими информационными входами коммутаторов 16 и 21, с выходами элементов И 6 и 7 и с первыми входами-выходами блоков 2 и 3, первые входы Запись" которых соединены между собой и с. первым входом элемента 25, щ а также с третьим управляющим входом устройства (сигнал У „,), вторые входы "Запись" соединены между собой, с первым входом элемента И3П".-HL 29 и с выходом блока 27 совпадения (сиг— нал U ) вторые входы-выходы блоf5 ков 2 и 3 памяти соединены соответственно с первыми информационными входами элементов И 5 и 8, с выходами сумматоров 10 и 11, с третьими

50 информационными входами коммутаторов 17 и 20, а также с вторыми информационными входами коммутаторов

18 и 19, выходы которых соединены с первыми информационными входами соответственно сумматоров 10 и 11, вторые информационные входы которых .соединены соответственно с выходами сдвигателя 13 и с выходами коммутатора 20, а также с вторыми информаци— онными входами сумматоров 9 и 12, третьи информационные входы которых соединсны соответственно с выходами коммутатора 16 и с. выходами сдвигателя 14, входы управления вторыми информационными входами сумматоров соединены между собой и с выходом элемента И 29 (сигнал U ), входы блоков памяти Работа" соединены между собой и с входами "Работа" сумматоров 10 и 11, с первыми и вторыми входами "Чтение" блоков 1-4, с входами управления третьим состоянием выходов элементов И 5-8 и являются четвертым управляющим входом устройства. (сигнал U ) первыми адресными входами которого являются соединенные вместе вторые входы "Адрес" блока 1, первые входы "Адрес" блока 4, первые инфор— мационные входы блока 32 сравнения и мпадтш е выходных разрядов регистра

26 (сигнал Б,), старший выходной разряд которого соединен с первым входом элемента 24 (сигнал U ), выход которого соединен с входом Сложение/вычитание" сумматора 11, с первым входом "Сложение/вычитание" сумматора 12, с первым входом "Сложение/вычитание" сумматора 9 (сигнал

U ), второй вход "Сложение/вычитание" которого соединен с входом "Сложение/вычитание" сумматора 10 и с выходом элемента ИЗЫДИ-НЕ 25 (сигнал U ), второй вход которого соединен с выходом старшего разряда регистра 33 и с первым входом элемента И 23 (сигнал U ), выход которого соединен с вторым входом Сложение/вычитание" сумматора 12 (сигнал Б,), а второй вход соединен с вторым входом элемента И 24, с входом управления третьим состоянием выходов регистров 26 и 33 и является пятым управляющим входом устройства (сигнал U1),вторыми адресными входами которого являются соединенные вместе мпадшие 1 выходных разрядов регистра 33, первые входы "Адрес" блока 1, вторые входы "Адрес" блока 4 и вторые информационные входы блока 32 совпадений (сиг"нал U ), выход блока 32 соединен с вторым входом элемента И вЂ” НЕ 29 и с первым входом элемента И11И 30 (сигнал U<), второй вход которого соединен с вторыми информационными входами элементов И 6 и 7 и является шестым управляющим входом устройства

5 158 (сигнал U <), третьими адресными вхо- . дами которого являются соединенные вместе первые информационные входы блока 27 совпадений, первые входы

"AApec" блока 2 и вторые входы "Адрес" блока 3 (сигналы U<), четверты— ми адресными входами являются соединенные вместе вторые информационные входы блока 27, первые входы "Адрес" блока 3 памяти и вторые входы "Адрес" блока 2 памяти (сигнал Ug ) седьмым управляющим входом являются соединенные вместе вторые информационные входы элементов И 5 и 8, вторые входы "Запись" блоков 1 и 4 и входы управления коммутаторов 15, 18, 19 и

22 (сигнал U >, а восьмыми управляющими входамй являются соединенные вместе входы "Сдвиг" сдвигателей 13 и 14 (сигналы U ), информационные входы которых соединены соответственно с выходами коммутатора 17 и с выходом коммутатора 21.

Двухпортовые блоки 1-4 памяти адресуются независимо по своим первым и вторым входам "Адрес", причем первые входы "Адрес", "Запись" и "Чтение" относятся к .первым входам-выходам, вторые — к вторым входам-выходам и могут быть построены на элементах

1802 ИР 1. Группы элементов И 5-8 могут быть построены на элементах

531 JIA 17, сумматоры 9-12 должны иметь входные регистры и могут быть построены на элементах 1802 HY. 1.

Комбинационные сдвигатели 13 и 14 могут быть построены на элементах

531 ИР 21, регистры 26,28, 3 1 и 33 на элементах 533 ИР 16, схемы 27 и

32 совпадения — на элементах 531

СП 1 (задействован выход А-В) .

На фиг. 2 показаны диаграммы сигналов на соответствующих адресных и управляющих входах устройства, а также на входах управления блоков, входящих в состав устройства: запись в блоки памяти 1,...,4 разрешается уровнем логической "1" (сигналы Б,, 0 „ U t, О, ); чтение их блоков 1,...,4 памяти разрешается уровнем логической "1" (сигнал V<); разрешение перевода в активное состояние выходов элементов 5,...,8 и сумматоров 9,...,12 осуществляется уровнем логической "1" (сигнал U<); разрешение загрузки информации во внутренние входные регистры сумматоров 9,...,12 осуществляется уровнем логической "1".. (сигналы 11., и1 )

Ъ сложение числа на первых информа5 ционных входах сумматоров 9 и 12 с числом на их третьих информационных входах осуществляется по уровню логического "0" сигнала U вычитаte ние из числа на первых информационных входах числа на третьих информат ционных входах — по уровню логической "1" сигнала U . Управление опеИ рацией на вторых информационных входах этих сумматоров, а также сумматоров 10 и 11 осуществляется аналогично сигналам U<> Uz» числа на вторых информационных

t входах сумматоров 9 и 12 загружаются

20 в их входные регистры лишь в случае равенства сигнала 16 уровню логической "1", в противном случае числа на этих входах не оказывают влияния на работу сумматоров;

25 отсутствию сдвига входной информации сдвигателями 13 и 14 соответствует код "00"1 (сигналы U

3р разряды заполняются нулями; подключение первых информационных входов коммутаторов 15, 18, 19 и 22 к их выходам осуществляется уровнем логической "1" сигнала U вторых информационных входов — уровнем ло35 гического "0" этого сигнала; подключение первых информационных входов коммутаторов 16, 17, 20 и 21 к их выходам соответствует код

40 01 (сигналы U g), вторых информационных входов — код "10", третьих

"11 °

Ф загрузка информации в регистры

26, 28,31 и 33 разрешается уровнем

45 логического "0" сигнала и, сдвиг уровнем логической "1"; выходы регистров 26 и 33 переводятся в третье состояние уровнем логического "0" сигнала U и актив11 ны при равенстве логической "1" этого сигнала; в случае равенства сигналов U u

U U è U3 сигналы U - и U равны уровню логического "0", в противном случае — уровню логической

Устройство умножения с накоплением комплексных чисел работает следующим образом.

1587230

))еее !) е iii р е е л е е, i e

0.0110010

0.0010000

1 . 0000(I O

1.0110001,";lIt %1I>l1 е.

YåçiIi,)è11 )Н iiееitl

0.()000001 1.1111100

1.1111110 l,)11110)

0,0000011 0,0000010

1.1111100 0.0000001

50! (еинее

О,OOÎOOIO

1.00100)I

0.0000011

1.0100001

1 1 е р е ).Н)

Нтерей тр е т)((!

Чет нертре( (точкой условно отделены знаковые разряды, реальная и мнимая части мно- 55 жимых представлены в дополнительном коде, множителей — в прямом) .

Работа устройства по вычислению суммы произведений пар комплексных

Реальная и мнимая части множи ь:, которые должны быть представлены в дополнительном коде, загружаются соответственно в регистры 28 и 31 в

14ладшие и разрядов, старшие и разря5 дов этих регистров заполняются знаком. Регистры 28 и 31 выполняют сдвиг влево сразу на k разрядов, при этом через последовательные входы анных этих регистров освобождающи)еся разряды заполняются нулями. Ре альная и мнимая части множителей, которые должны быть представлены в прямом коде, загружаются соответст:венно в регистры 26 и 33, причем в младшие (n-1) разрядов этих регистров загружаются модули, в и-й раз)ряд загружается нуль, а в (п+1) раз .ряд загружается знаковый разряд. Регистры 26 и 33 выполняют сдвиг вправо сразу на К разрядов, при этом зна- ковый разряд в сдвигах не участвует.

;Таким образом, модули реа))ы!ош и мнимой частей множигелей разбиваются на М k-разрядных групп. Блоки 1 и 4 содержат 21(. ячеек памяти, блоки 2,3-2

k/) ячеек,, Бне)(!)(ие устройстpB подключаемые к первому и второму адресным входам устройства, должны обладать третьим состоя!в(ем на своих выходах.

Для правильной работы перед первым (B0сле включения питания) обращением к устройству необходимо осуществить обнуление блоков 1. ..4 памяти. Эта операция выполняется посредством "холостого пуска" устройства хотя бы для пары сомножителейе Работа устройства в этом режи— ме ничем не отличается от обычной его работь(, поэтому не рассматривает40 ся, однако в дальнейшем предполагается, что "холостой пуск" вь)полнен, Для пояснения (Оункциояирования .устройства на следующих этапах рассмотрим работу устройства на конкретном примере. Пусть n=8 „ k=4, количество сомножителей N=4, а массив операндов имеет вид:

1 чисел проходит в три этапа. Первый этап начинается установкой в " 1" сигналов У, П, US подачей на входы "Сдвиг" сдвигателей 13 и 14 кода

"00" (сигналы U1),,кода "01" на входы управления коммутаторов 16, 17, 20 и 21 (сигналы U ) и одновре7 менной загрузки первой пары сомножителей в регистры 26,28,31 и 33. В первой половине этого и каждого следующ)его такта первого этапа работы устройства во входные регистры сумматоров 9,...,12 загружается содержимое регистров 28 и 31 и ячеек памяти блоков 1 и 4, адреса которых задаются ипадшими k выходными разрядами регистров 26 и 33, а во второй половине такта результат суммирования (вычитания) загружается в те же ячейки блоков 1 и 4. Чтение и запись в блоки 1 и 4 памяти (на втором этапе работы устройства — в блоки 1,„„,,(, памяти), перевод в актив( ное состояние выходов схем 5,...,8 и сумматоров 9,...,12, загрузка информации во входш(е регистры сумматоров 9,„„.„,12 осуществляется в соответствующие моменты времени общим тактирующим сигналом (не показан).

Бо втором такте сигнал Ug устанавливается в "1" и в конце этого такта ячейки памяти 1,4 блоков с адресами, определяемыми сдвинутыми разрядами регистров 26.и 33, будет загружен результат суммирования (вычитания) сдвинутого содержимого регистров 28 и 31 и чисел, хранившихся в этих ячейках до начала такта (сдвиг в регистрах 26,28,31 и 33 также осуществляется общим тактирующим сигналом). Б последу!о!))их тактах первого этапа устройство работает аналогично, причем в случае равенства адресов ячеек памяти па первых и вторых входах "Адрес" блоков 1 и 4 сигнал U z) с выхода блока 32 устанавливается в "0", что обеспечивает запрещение записи информации по первым портам блоков 1 и 4. Суммирование в этом случае ведется только сумматорами 9 и 12 (сигнал U устанавливается в "1", разрешая загрузку информации по вторым входам сумматоров 9,12) ° Этим устраняется неопределенность, возникающая при записи различной информации в одну и ту же ячейку двухпортовых блоков 1,4 памяти. Кроме того, для правильной работы устройства сигналы U U должны быть равными (на87230 l0 реса ячеек памяти блоков t и 4 (сигналы U, U ) равны в каждом такте первого цикла и пробегают значения от 0 до 2 ". В конце каждого такта первого цикла по первым входам-выходам в использованные ячейки памяти блоков 1 и 4 загружаются нули. В случае равенства сигналов U z и U схемой 27 запрещается запись по вто10 рым входам-выходам блоков 2 и 3 (сигнал U Iy устанавливается в "0" ), суммирование в этом случае ведется сумматорами 9 и 12, а результаты за15 гружаются по первым входам-выходам в блоки 2 и 3.Результатом работы устройства в первом цикле второго этапа являются новые, сформированные в блоках 2-и 3 массивы сумм частичных произведений, размеры которых уменьшены в 2 1 7 раза а также обнуление блоков 1 и 4.

Второй цикл (последний для данного примера, такты с 26 по 28 включительно) начинается установкой в "1" сиг нала U и в "0 си г нала U,„, подачей кода "11" на входы управления коммутаторов 16, 17, 20 и 21 (сигналы U,) и кода "01" на входы "Сдвиг" сдвигателей 13 и 14. В этом цикле

30 роль текущих множимых играет содержимое ячеек памяти блоков 2 и 3, их адреса — роль множителей, которые опять разбиваются пополам. Работа устройства во втором цикле аналогична работе в первом цикле за исключением того, что результаты суммирования накапливаются ь блоках 1 и 4.

Сигналы V, определяются младшими

40 4 разрядами сигналов и П 39

9 15 пример, нулю) на протяжении всего первого этапа работы устройства (при этом сигнал U>< равен "0" и нет записи по вторым входам-выходам в блоки 2 и 3) . Для данного конкретного примера первый этап включает 8 тактов. Диаграммы управляющих сигналов представлены на фиг. 2.

Результатом работы устройства на

1тервом этапе является накопление в ячейках памяти блоков 1 и 4 сумм частичных произведений. Для получения конечного результата необходимо перемножить содержимое каждой ячейки на ее адрес и сложить полученные результаты. Это выполняется на втором этапе работы устройства аналогичным образом.

Второй этап работы устройства включает в себя ряд циклон (для данного примера — два цикла) . Первый цикл(такты с 9 по 24 включительно)начинается установкой в "1" сигналов U

U„, в "0" сигналов U>, U> H IIopaIeI1 хода "10" на входы управления коммутаторовв 16, 1 7, 20 и 21 и "Сдвиг" сдвигателей 13, 14 (сигналы П7, Г, ), В этом цикле роль текущих множимых играет содержимое ячеек памяти блоков 1,4, их адреса играют роль множителей, которые разбиваются пополам, В первой половине первого и последующих тактов первого цикла во входные регистры сумматоров 9 и 11 загружается содержимое текущих ячеек памяти блоков 1 и 4, адреса которых определяются сигналом U <, и ячеек памяти блоков 2 и 3, адреса которых (сигналы U ) определяются младшими

k — разрядами сигналов U Во второй половине такта результат суммирования загружается в те же ячейки памяти блоков 2 и 3. Аналогично, в первой половине каждого такта первого цикла во входные регистры сумматоров 10 и 12 загружается сдвинутое сдвигателями 13 и 14 на — разрядов

2 влево содержимое ячеек памяти блоков

1 и 4, адреса которых "определяются сигналами U,,равными U, и ячеек памяти блоков 2 и 3, адреса которых (сигналы U ) определяются старшими

2 — разрядами кодов сигналов U U

19

Во второй половине такта результат суммирования опять загружается в те же ячейки памяти блоков 2 и 3. Адk лы U — старшими — разрядами сдви4. 4

9 гатели 13 и 14 осуществляют сдвиги

45 HB разрядов влево а В конце цикла содержимое блоков 2 и 3 обнуляется.

В остальных циклах второго этапа, число которых в общем случае зависит от выбранного k устройство работа50 ет аналогично. Размеры массивов частичных произведений, формируемых в блоках 1 и 4 или 2 и 3, убывают, В результате таких преобразований к концу последнего цикла (в данном при55 мере уже к концу второго цикла) получаются массивы, состоящие всего из двух элементов (в данном примере эт массивы находятся в блоках 1 и 4) .

В ячейке памяти с единичным адресом

11 158 находится представленный в дополнительном коде результат вычислений, кОторый может быть снят с выходов результата устройства во второй половине последнего такта последнего цйкла второго этапа работы устройства (в данном случае во второй половине 28-ro такта).

Обнуление ячеек памяти блоков, (r е к концу второго этапа находится результат вычислений, т.е. подготовка устройства к работе с новым ассивом операндов, происходит на ретьем этапе, включающем в себя два тапа . В данном примере результат вычислений находится в блоках 1 и 4, поэтому третий этап начинается ус ановкой в "О" сигналов Ug U u U !

Сигналы U, U могут находиться произвольном состоянии, сигналы

U должны быть равны друг дру1.у (фиг. 2, такты 29,30), В третьем этапе устройство работает аналогично, В первом такте этапа (29-й такт) сигналы U равны нулю, поэтому обйуляются ячейки памяти блоков 1 и 4, нулевыми адресами, при этом для

1чоддержания сигнала U, в "I" сигналы U должны быть не.равны сигна1 лам U (на фиг. 2 для определенносо ти они равны единице) „Во втором такте третьего этапа аналогично обнуляются ячейки с единичными адреса.ми. Если k выбрано так, что к концу второго этапа результат находит:ся в блоках 2 и 3, то к началу треть его цикла в "О" устанавливаются сигналы U< и U«, сигналы U, U могут т быть в произвольном состоянии, сигналы U Ug должны быть равны друг другу„В первом такте сигналы 11 и

U равны нулю, поэтому обнуляются ячейки памяти блоков 2 и 3 с нулевыми адресами„ Во втором такте аналогично обнуляются ячейки с единичными адресами,. К концу третьего этапа устройство готово к работе с новыми массивами операндов, либо может быть переведено в режим "Ожидание", когда сигналы U u U Ф U 2 и Uз попарно рВВ

1 ны друг друг j сигналы U y> U, 0.....,U,и установлены в "0", сигналы U, U могут находиться в произвольном состоянии (фиг. 2), В этом р ежиме в устр ойстве не выполняются ника ко д ейст вия .

Формула изобретения

Устройство для умножения с .накоплением комплексных чисел, содержащее

7230

5

55 регистры реальной и мнимой частей множимого, регистры реальной и мни-: мой частей множителя, первый и второй двухвходовые .сумматоры, первый и второй трехвходовые коммутаторы, выходы регистра реальной части множимого соединены с первыми информационными входами первого и второго трехвходовых коммутаторов, входы управления которых соединены с первыми управляющими входами устройства; второй управляющий вход устройства соединен с входом "Сдвиг-загрузка" регистров реальной и мнимой частей множимого и множителя, входы реальной и мнимой частей множителей устройства соединены соответственно с информационными входами регистров реальной и мнимой частей множителя, а входы реальной и мнимой частей множимых соединены с информационными входами соответственно регистров реальной и мнимой частей множимого, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия при получении суммы парных произведений комплексных чисел, введены первый и второй двухпортовые блоки памяти реальной части, первый и второй двухпортовые блоки памяти мнимой части, первая, вторая, третья и четвертая группы элементов И, первый, второй, третий и четвертый двухвходовые коммутаторы, третий и четвертый трехвходовые коммутаторы, первый и второй блоки совпадения, первый и второй элементы И, первый и второй элементы ИЛИ-НЕ, элемент ИЛИ, входы последовательного ввода данных регистра мнимой части множимого соединены с входами последовательного ввода данных регистров реальной части множимого и с шиной нулевого потенциала, а выходы регистра мнимой части соединены с первыми информационными входами третьего и четвертого трехвходовых коммутаторов, входы управления которых соединены с входами управления первого и второго трехвходовых коммутаторов и с первыми управляющими входами устройства, вторые информационные входы третьего и четвертого трехвходовых коммутаторов соединены соответственно с первыми информационными входами первого и второго двухвходовых коммутаторов, с выходами первой и второй групп элемента И, с первыми входами-выходами первых блоков памяти реальной и

)4 ами второго комбинационного сдвигаеля, входы управления вторыми ин- ормационными входами, первого и втоого трехвходовых сумматоров соедиены с выходом второго элемента

1И-НЕ, а входы "Работа" соединены с ходами "Работа" первого и второго вухвходовых сумматоров, с первым и торым входами "Чтение" первых и торых блоков памяти реальной и миной частей, с входами управления ретьим состоянием выходов первой, торой, третьей и четвертой групп лементов И, с четвертыми управляющивходами устройства, первые адресые входы которого соединены с втоыми входами "Адрес" первого блока амяти реальной части, первыми входа"Адрес" первого блока памяти миной части, с первыми информационнывходами второго блока совпадения младшими выходными разрядами региста реальной части множителя, выход таршего разряда которого соединен с ервым входом первого элемента И, выод которого соединен с входом "Слоение-вычитание" второго двухвходоого сумматора, с первым входом

Сложение-вычитание" второго треходного сумматора и с первым вхом "Сложение-вычитание" первого ехвходового сумматора, второй вход ожение-вычитание" которого соедин с входом "Сложение-вычитание" рвого двухвходового сумматора и с ходом первого элемента ИЛИ-HE орой вход которого соединен с выдом старшего разряда регистра мний части множителя и с первым вхом второго элемента И, выход котого соединен с вторым входом Слоние-вычитание" второго трехвходого сумматора, второй вход второго емента И соединен с вторым входом рвого элемента И, с входами управния третьим состоянием выходов рестров реальной и мнимой частей MHO теля и с пятым управляющим входом тройства, вторые адресные входы торого соединены с выходами младх разрядов регистра мнимой части ожителя, первыми входами "Адрес" рвого блока памяти реальной части, орыми входами "Адрес" первого блопамяти мнимой части и вторыми ин-1 мационными входами второго блока падения, выход которого соединен с рым входом второго элемента ИЛИ-НЕ

55 ф

13 . 1587230 мнимой частей, первые входы "Запись" д которых соединены с выходами элемен- т та ИЛИ, а вторые входы-выходы явля- ф ются выходами результата соответст- P венно реальной и мнимой частей уст- 5 н ройства и соединены соответственно K с выходами первого и второго трех- в входовых сумматоров, с первыми ин- д формационными входами третьей и чет- в вертой групп элементов И, с вторыми

1О в информационными входами первого и м второго трехвходовых коммутаторов, с т первыми информационными входами в третьего и четвертого двухвходовых

15 э коммутаторов, выходы которых соеди- м иены с первыми информационными вхо- H дами соответственно первого и вто- р рого трехвходовых сумматоров, вторые и . информационные входы которых соеди- 20 ми иены соответственно с третьими инфор- м мационными входами первого и второ- ми го трехвходовых коммутаторов, выхо- и дами третьей и четвертой групп эле- P ментов И, c IIepablMH BxopBMH выходами вторых блоков памяти реальной и п !! !! мнимой частей, первые входы Запись . х которых соединены с первым входом ж первого элемента ИЛИ-НЕ и с третьим управляющим входом устройства, вторые входы "Запись" вторых блоков вх памяти реальной и мнимой частей сое- до динены с первым входом второго эле- тр мента ИЛИ-НЕ и с вь ходом первого !! блока совпадения, вторые входы-вы- не ходы блоков памяти реальной и мни- 35 пе мой частей соединены соответственно, вь с первыми информационными входами вт первой и второй групп элементов И, с хо выходами первого и второго двухвхо- мо довых сумматоров, с третьими инфор.— " до мационными входами третьего и чет- ро вертого трехвходовых коммутаторов и же с вторыми информационными входами во первого и второго двухвходовых ком- эл мутаторов, выходы которых соединены пе с первыми информационными входами ле соответственно первого и второго ги двухвходовых сумматоров, вторые ин- жи формационные входы которых соединены соответственно с выходами первого ко комбинационного сдвигателя и с вы- lllH ходами четвертого трехвходового ком- мн мутатора, а также с вторыми информапе ционными входами первого и второго вт трехвходовых сумматоров, третьи ин- а формационные входы которых соединены, ор соответственно с выходами первого сов трехвходового коммутатора и с выхо- вто

15 158 и с первым входом элемента ИЛИ, второй вход которого соединен с вторыми информационными входами третьей и четвертой групп элементов И и с шестью управляющим входом устройства, третьи адресные входы которого соединены с первыми информационными входами первого блока совпадения, с первыми входами "Адрес" второго блока памяти. реальной части и вторыми входами "Адрес" второго блока памяти мнимой части, четвертые адресные вхоДы соединены вместе с вторыми информационньпя входами первого блока совпадения, с первыми входами "Адрес" второго блока памяти мнимой части и с вторыми входами "Адрес" второго бло1 !

7230 !6 ка памяти реальной части, сельмой управляющий вход устройства соецине» с вторыми информационными входами первой и второй групп э цементов И, 5

If вторыми входами Запись первых блоков памяти реальной и мнимой частей и входами управления первого, второго третьего и четвертого двухвходовых коммутаторов, восьмой управляющий вход устройства соединен с входами "Сдвиг" первого и второго комбннацио»ных сдвигателей, информационные входы которых соединены соответственно с выходами третьего трехвходового коммутатора и с выходами второго трехвходового коммутатора, 1587230 и,„

Составитель !О.Фирстов

Редактор В.Бугренкова Техред М.Дп; ык Корректор В Гирняк

Заказ 2407

Тираж 563

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР!

13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101