Параллельный накапливающий сумматор

Параллельный накапливающий сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения и вычитания чисел как в двоичной системе счисления, так и в системе счисления с иррациональными основанием √2, представленных в прямых, обратных и дополнительных кодах, а также для обработки векторной информации. Целью изобретения является расширение функциональных возможностей, заключающееся в выполнении операций сложения и вычитания чисел в прямых, обратных и дополнительных кодах. Поставленная цель достигается тем, что параллельный накапливающий сумматор, содержащий одноразрядные сумматоры 1 1 - 1 N+2 и группу мультиплексоров 8, содержит группу элементов ИЛИ 9, группы элементов И 10, 11, элементы И 12 - 14, мультиплексоры 16, 17 и триггеры 18, 19 знака с соответствующими связями. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (5g)5 G 06 F 7/50, 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4352409/24-24 (22) 29.)2,87 (46) 23.08.90, Бюл. ) 31 (71) Специальное конструкторско— технологическое бюро Модуль

Винницкого политехнического института и Винницкий политехнический институт (72) А.П. Стахов, Н.А. Квитка, В.A. Лужецкий, В.А. Лебедева и А.И. Короновский (53) 68).325,5 (088.8) (56) Авторское свидетельство СССР № 1013947, кл. С 06 F 7/50, 1981.

Авторское свидетельство СССР № )495782, кл. С 06 F 7/38, 17,12,87 (54) ПАРАЛЛЕЛЬНЫЙ НАКАПЛИВАИЩИЙ СУММАТОР (57) Изобретение относится к вычисли— тельной технике и может быть использовано в специализированных вычислительных машинах и цифровых устрой7>,р

2 ствах роботизированных систем управления для сложения и вычитания чисел ( как в двоичной системе счисления, так и в системе счисления с иррацио. нальным основанием 2 представленных в прямых, обратных и дополнительных кодах, а также для обработки векторной информации. Цель изобретения — расширение функциональных возможностей, заключающееся в выполнении операций сложения и вычитания чисел в прямых, обратных и дополнительных кодах. Поставленная цель достигается тем, что параллельный накапливающий сумматор, содержащий одноразрядные сумматоры 1„ -1 + и группу мультиплексоров 8, содержит группу элементов ИЛИ 9, группы элементов И 10,1) элементы И 12-14, мультиплексоры 16,17 и триггеры

18, !9 знака с соответствующими связями. 2 ил.

7п+ s 7 .г, 71

1587496

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения и вычитания чисел как в двоичной системе счисления, так и в системе .счисления с иррациональным основанием +2, представ- lp ленных в прямых, обратных и дополнительных кодах, а также для обработки векторной информации.

Цель изобретения — расширение функциональных возможностей за 15 счет выполнения операций сложения и вычитания чисел в прямых, обратных и дополнительных кодах.

На фиг.l представлена схема параллельного накапливающего сумматора, 20 на фиг.2 — схема одноразрядного сумматора.

Сумматор (фиг.l) содержит одноразрядные сумматоры 1, -l входы 2 — 25

2, разрядов числа сумматора, вход 3 разрешения считывания сумматора, входы 4 и 4 разрядов установки знака сумматора, вход 5 задания вида операции сумматора, вход 6 задания 3р вида основания сумматора, выходы 7 —

7„ разрядов сумматора, группу мультиплексоров 8, группу элементов ИЛИ

9, первую и вторую группы элементов

И 10 и 11 первый, второй и третий элементы И 12-14 соответственно, вход

15 задания режима сумматора, первый и второй мультиплексоры 16 и 17,первый и второй триггеры 18 и 19 °

Одноразрядный сумматор 1 (фиг. 2)

-содержит вход 20 переноса одноразрядного сумматора, выход 21 переноса одноразрядного сумматора, триггер

22, первый и второй элементы И 23 и 45

24, первый и второй сумматоры 25 и 26 по модулю дна, элемент ИЛИ 27, прямой и инверсный выходы 28 и 29 суммы одноразрядных сумматоров соот.ветственно.

Параллельный накапливающий сумма— тор предназначен для суммиронания как двоичных, так и для суммирования векторов, представленных в двоично-коди55 рованной позиционной системе счисле(1 ния с оснонанием - 2, В этой системе счисления любой вектор Х представляется в виде

Х = х„(ч2) +......х,-, ? +

+ х (12)

Учитывая, что веса разрядов данного кода являются последовательностью степеней основания -12

1 6 -J2, 16 ....... 2, - 2,1, I четные степени которой представляют собой веса разрядов двоичного кода, а нечетные — веса разрядов двоичного

1 кода, умноженные Hа 12, то выражение (1) можно записать как

n- :-- n-z

Х =- 2, х 2. +, х;2, (2)

)=1 1

1--0 где величины принимают значения: х, х Ef0,3);

j EIl,,3,5...п-1);

16(2,4,6....п-21

Первый член формулы (2) составляет сумму нечетных разрядов кода, а второй член — сумму четных разрядов кода с основанием

Особенностью является то,что код с оснонанием 2, используемый для записи вектора, единый и в то же время члены выражения (2) независимы друг от друга. Это позволяет при сложении двух векторов осуществлять параллельное и независимое сложение составных частей векторов.

Если в i-x разрядах (четных или нечетных) слагаемых имеются единицы

f то единица переноса поступает в (i+2)-й разряд кода, в отличие от традиционной двоичной системы счисления, где единица поступает в (i+1)-й разряд, Сумматор (фиг,l) может работать в двух режимах, Перный режим сложения и вычитания операндов, представленных в коде с основанием - 2 и второй режим сложения и вычитания при двоичном представлении операндов.

Первый режим обеспечивается наличием на входе 6 сумматора сигнала Лог.1, а второй режим — сигнала

"Лог.0", Предлагаемый сумматор способен в укаэанных режимах дополнительно выполнять.сложение. операндов н обратных и дополнительных кодах, а также

15874

45 производить преобразование отрицательных чисел в обратныс и дополнительные коды.

Параллельный накапливающий сумматор при сложении операндов с Hp рациональным основанием - (2 в прямом коде работает следующим образом. Суммированию чисел предшествует установка сумматора в исходное (нулевое) 10 состояние (цепи установки в нуль не показаны). После этого подают единичный сигнал на входы 5 и 6 сумматора.

На входе 15 сумматора устанавливается нулевое состояние. Присутствие 15 на входе 6 единичного сигнала обеспечивает коммутацию в х-и разряде сигнала переноса, поступившего с одноразрядного сумматора (i-2)-ro разряда, а на входе 5 — операцию сложения.

Сумматор готов к сложению операндов в кодах с иррациональным основанием.

Г!ервое слагаемое, например !1!11101, присутствующее на входах 2 сумматора, при появлении сигнала считывания на входе 3 записывается в триггеры 22 одноразрядных сумматоров 1, поскольку единицы слагаемого будут присутствовать на выходах первого сумматора

25 по модулю два, а следовательно, и 30 на управляющих входах счетных триггеров 22. Затем на входы 2 сумматора поступает код второго слагаемого, например 01110011, и с этого момента начинается процесс суммиРования четных (х,= 1111 и х = 1101) и нечетных (у<=1110 и у =0!01) разрядов параллельно (одновременно) и независимо друг от друга. При этом на первом этапе (до поступления импульса считывания) формируются в каждом одноразрядном сумматоре 1 переносы с учетом состояния триггера 22 информации на входе 2, соответствующего разряда и переноса с (i-2)-го разряда.

На втором этапе окончательно в счетных триггерах 22 всех разрядов формируется сумма. Работа i-ro разряда сумматора в режиме сложения, при котором на входе 5 присутствует потен- 50 циал "Лог.l", поступающий на первый вход второго сумматора 26 по модулю два, протекает следующим образом.

Если на входе 2 i.- го разряда у, =1, а на вход переноса 1 — го одноразрядного сумматора 1 через мультиплексор 8 и поступает единица переноса li; <=- 1 из (i-2) — го разряда, то при совпадении двух сигналов на входе первого

96 6 сумматора 25 по модулю два íà его

11 11 выходе формируется потенциал Лог.О, который поступает на управляющий вход триггера 22. Одновременно на выходе первого элемента И 23 формируется потенциал "Jlor.1, который через элемент ИЛИ 27, как единица переноса распространяется в сторону старшего (i+2)-го разряда. Импульс считывания, появившийся на входе 3, не изменяет состояние триггера 22, так как на его управляющем входе присутствует "Лог.О". Если на вход i.-го одноразрядного сумматора поступают сигналыП; =Оиу= l илиП= l u у, = О, то на выходе первого сумматора 25 по модулю два формируется потенциал "Лог.l", который поступает на управляющий вход триггера 22 и на первый вход второго элемента И 24. При этом если триггер 22 находится в еди.ничном (нулевом) состоянии, то с его инверсного выхода на второй вход второго сумматора 26 по модулю два поступает потенциал "Лог.l" ("Лог,О") и на его выходе формируется потенциал

"JIor. 111 (11Лог ° 011), который поступает на второй вход второго элемента И 24.

При совпадении (не совпадении) двух "Лог.l" на входе второго элемента И 24 и на его выходе формируется потенциал "Jlor.111 (Лог.О") и на выходе элемента ИЛИ 2 7 i-ro разряда формируется сигнал переноса П „ = 1 (П; = О) и (i-2)-й разряд сумматора.

При поступлении по входу 3 счетного импульса триггер 22 i-ro разряда переключается в противоположное состояние. Если на вход i-го разряда поступают сигналы П„ = О и у;

= О, то на выходе первого сумматора

25 по модулю два формируется потенциал "Jlor.0". При этом на выходе элемента ИЛИ 27 формируется сигнал переноса П; = О в (i-2)-й разряд, а триггер 22 i-ro разряда не реагирувт на поступление счетного импульса и сохраняет свое состояние. Рассмотренная работа i-го пазряда сумматора в режиме сложения и-разрядных чисел с иррациональным основанием I!2 одинакова как для четных, так и нечетных разрядов.

При сложении максимальных положительных чисел единицы переноса (n-1)ro и и-го разрядов поступают соответственно в (и+1)-й и (n+2)-й разряды, 7 15877-96

l

Если при подаче на вход 2 i-го разряда у, 1 по входу переноса поступает сигнал заема z; < =- l из (i-2)-го разряда, то при совпадении двух сигналов на входе первого сумматора 25; по модулю два на его выходе формируется потенциал "JIor.p который поступает на управляющий вход триггера 22,. Одновременно на выходе первого элемента И 23; форми-50

55 в которых, как и в триггерах 18 и 19 знака, до суммирования записана нуле1 вая информация. Результат суммы с прямых выходов триггеров 22 через эле5 менты И 10,к вторым входам которых подсоединены инверсные выходы триггеров 18 и 19, и через элементы ИЛИ 9 поступает на выходы 7 сумматора.

При сложении двоичных операндов (второй режим работы) в отличие от рассмотренного режима единицы переноса х-х одноразрядных сумматоров поступают на вторые информационные входы (i+1)-х мультиплексоров 8 (а не на первые информационные входы (i+2)-х мультиплексоров 8). Кроме того, во втором режиме работы к входу

6 прилагается потенциал "Лог,О". Разрядность двоичных операндов равна

n+1 разрядам. В остальном процедура операции сложения на всех этапах аналогична описанной.

Рассмотрим работу параллельного накапливающего сумматора в режиме 25 вычитания в кодах с иррациональным основанием 12. В этом режиме сумматор перед операцией также устанавливается в исходное состояние (нулевое состояние), после чего на вход 5 по- 3р дается нулевой потенциал, а на вход

6 — единичный потенциал и на входе

15 устанавливается единичное состояние. Затем в триггеры 22 сумматора записывается n+? разрядное уменьшае- 35 мое путем подачи на его входы 2 с последующим приложением импульса считывания на вход 3 ° Процесс вычитания, как и сложения, происходит одновременно, независимо и одинако- 4р во среди четных и нечетных разрядов и начинается в момент приложения к входам 2 сумматора n+2-разрядного вычитаемого, Уменьшаемое и вычитаемое представлены в прямых кодах. По 45 аналогии со сложением вычитание удоб- . но рассматривать на основе работы

i-го разряда сумматора. руется потенциал Лог. l, который через элемент ИЛИ 27 по выходу переноса как единица заема z, = 1 распространяется в сторону (i+2)-го разряда. Триггер 22; сохраняет свое состояние. Если на вход i-ro разря— да поступают сигналы z = О и у;

= 1 ли z 2= l y 1 = О, то на --ыходе первого сумматора 25, по модулю два формируется потенциал "Лог.!", который поступает на управляющий вход триггера 22 и первый вход второ1 го элемента И 241. Если триггер находится в единичном (нулевом) состоянии, то с его инверсного выхода на второй вход второго сумматора 26, по модулю два поступает потенциал

Лог,О" (Лог.1") и на его выходе формируется потенциал "Jlor.01 (Лог.

1 ), который поступает на второй вход второго элемента И 24„ . При несовпадении (совпадении) двух "Лог.l" на входе второго элемента И 24; на его выходе формируется потенциал

"Лог.О" (Лог.1 ) и на шине переноса формируется сигнал заема z = О (z, =1). В момент поступления по входу 3 счетного импульса триггер 22„ переключается в противоположное состояние.

При вычитании в прямом коде, в случае, когда уменьшаемое меньше вычитаемого, возникают заемы в триггеры

18 и 19 знака, предварительно установленные в нулевое состояние, которые в виде единиц заема распростра-, няются в мультиплексоры 16 и. 1 7.

С их помощью триггеры 18 и 19 устанавливаются в единичное состояние, которое означает, что соответствуюи ие разряды отрицательные, Возможны случаи, когда единица заема в знаковые триггеры возникает только в нечетных или только в четных разрядах, тогда соответственно только триггер

19 знака или только триггер 18 знака устанавливаются в единичное состояние. Для получения Результата вычитания на выходах 7 в прямом коде, поскольку в триггерах 22 фиксируется в данном случае разность чисел х и у в дополнительном коде, необходимо вычесть единицу из самого младшего нечетного (первого) разряда сумматора при отрицательных четных разрядах, или из самого младшего четного (второго) разряда при отрицательных четных разрядах и вмес1587496 те иэ нечетного и четного (первого и второго) разрядов при отрицатель«ом результате. Ввиду того, что вход

15 в режиме вычитания находится в единичном состоянии, то единичные сигналы триггеров 18 и 19 знака поступают соответственно на первый и второй информационные мультиплексоры

8 второго и первого разрядов, в пер- 10 вом случае через последовательно соединенные элементы И 12 и 14, а во втором случае — через элементы И 13, А затем происходит вычитание из записанного в триггерах 22 дополнительно- 15 го кода результата единицы заема четных и нечетных разрядов или двух единиц заема для обеих групп разрядов после подачи на вход 3 импульса считывания. 20

Результат вычитания снимают с инверсных входов триггеров 22, если все разряды отрицательные, или с прямых выходов — если все разряды положительные ° В том случае, когда одна группа разрядов отрицательная, а другая — положительная, отрицательные разряды снимаются с инверсных выходов, а положительные — с прямых выходов триггеров 22. При вычитании

30 двоичных n+2 разрядных операндов заем единицы i-ro разряда сумматора делается в (i+1)-м разряде, т.е. слева стоящем. Для обеспечения этого мультиплексоры 8 подключают к входу 35 переноса i-го одноразрядного сумматора выход переноса из (i-1)-ro разряда.

Отличие операции вычитания двоичных операндов состоит в том, что

40 всегда оба триггера 18 и 19 знака устанавливаются в единичное состояние (когда уменьшаемое меньше вычитаемого) и в том, что на входе 6 присутствует сигнал Лог,О, Для получения результата вычитания в прямом коде необходимо вычесть единицу заема из самого младшего разряда.

Так как на первом входе элемента И 14 присутствует потенциал "Лог.О", то 50 единица заема с выхода триггера 19 знака через элемент И 13 распростра- нится только в первый разряд сумматора. В остальном процесс вычитания ничем не отличается от ранее рассмотренного. При этом если рсзультат вычитания отрицательный, то его прямой код снимается с инверсных выходов триггеров 22 сумматора, в противном случае — с прямых выходов тех же триггеров, ПараллельньЯ сумматор можно использовать для преобразования прямых кодов отрицательных чисел в обратные и дополнительные коды. Для получения обратного кода отрицательного числа в счислении с иррациональным основанием Г2 необходимо триггеры 18 и 19 знака установить в единичное состояние, а на входы 2 (и+2)-х разрядов подать прямой код числа, на входы

5 и 6 сигнал "Лог.1" и через время срабатывания сумматора 25 по модулю два подать на вход 3 импульс считы-, вания, При этом на выходах 7 сумматора будет присутствовать обратный код исходного операнда, Преобразование отрицательного числа в дополнительный код состоит в том, что после записи числа в сумматор необходи\ мо на вход 5 подать нулевой сигнал, а к входам 2 первого и вторрго разрядов (к младшему нечетному и четному разрядам) сумматора приложить две единицы заема. После чего через промежуток времени, равный или больше времени задержки информации на первом сумматоре 25 по модулю два, на вход

3 подать импульс считывания.

По истеченци времени заема на входах 7 параллельного накапливающего сумматора будет присутствовать дополнительный код отрицательного числа. В том случае, когда нечетные раз- . ряды отрицательные, а четные — положительные и наоборот, то в единичное состояние устанавливается триггер

19 знака, а триггер 18 знака — в нулевое и наоборот: триггер 19 знакаустанавливается в нулевое состояние, а триггер 18 знака — в единичное.

В данном случае процесс получения обратного кода числа аналогичен ранее рассмотренному. Отличие состоит в том, что обратный код положительных разрядов снимается с прямых выходов триггеров 22, а отрицательных - с инверсных выходов тех же триггеров.

Для образования дополнительного кода в этом случае необходимо приложить единицу заема ко входу 2 первого или второго разрядов сумматора в зависимости от cocтояния триггеров

18 и 19 знака и при нулевом сигнале

1587496

20 на вход 5 подать импульс считывания на вход 3. Следует отметить, что дополнительный код отрицательного

Ф числа можно получить путем установки входа 15 в единичное состояние, тогда при нулевом сигнале на входе

5 в качестве единиц заема будут выступать выходные сигналы прямых выходов триггеров 18 и 19 знака, которые через элементы И 12-14 поступают соответственно на входы заема второго и первого одноразрядных сумматоров.

Преобразование отрицательных двоичных чисел в обратный и дополнительный коды аналогично рассмотренному преобразованию. Отличие состоит в том, что для получения дополнительного кода двоичного числа на вход 6 подается нулевой потенциал.

Предлагаемый сумматор может выполнять операцию сложения с числами, представленными в прямых, обратных и дополнительных кодах, как при двоич- 25 ном представлении операндов, так и в счислении с иррациональным основани-. ем Г2. При этом возможны следующие варианты представления операндов х и и у, когда первое слагаемое представ- 30 лено в прямом коде, а второе в дополнительном и обратном коде, когда оба слагаемых положительные (обратный и— дополнительный коды совпадают с прямым), то этот вариант рассмотрен ра- . нее..Если второй операнд — отрицаТельный, то после записи в триггеры

22 первого операнда на входы 2 разрядов сумматора поступает обратный или дополнительный код второго сла- 4О гаемого. При этом для обратного кода вход 15 устанавливается в нулевое состояние, для дополнительного — в единичное состояние..Если отрицательный операнд поступает в двоичном ко- 45 де, то оба триггера 18 и 19 знака устанавливаются в единичное состояние.

В том случае, когда второй опе, ранд — число с иррациональным основа50 нием 2, то в зависимости от знака соответствующей группы разрядов (четных и нечетных) триггеры 18 и 19 знака устанавливаются в соответствующее состояние. На входе 5 при этом должен присутствовать сигнал "Лог .1", так как выполняется операция сложения

Далее по входу 3 поступает импульс считывания и триггеры 22 устанавливаются в состояние, соответствующее числам х и у. Если второй операнд был задан в обратном коде, то результат суммирования в прямом коде снима- ют для двоичных кодов аналогично выдаче результата при вычитании в прямых двоичных кодах, а для чисел с иррациональным основанием - 2 — аналогично вычитанию в прямых кодах с иррациональным основанием +2, Когда второе слагаемое задано дополнительным кодом, то после установки триггеров 22 в положение, соответствующее сумме чисел х и у,необходимо подать на вход 5 потенциал

"JIor.0 (операция вычитания). При сложении двоичных операндов единица переноса поступает через элемент

И 13 на мультиплексор 8 первого разряда, на входах 2 — "Лог.О", E режи— ме вычитания происходит вычитание единицы переноса из самого младшего разряда ° С поступлением нового импульса считывания на выходах 7 получается результат суммирования в прямом коде. Для кодов с иррациональными основаниями в зависимости от знака.соответствующей группы разрядов единица переноса поступает в соответствующий младший разряд, а при обоих отрицательных группах разрядов поступают две единицы переноса во второй и первый разряды, Это происходит аналогично переводу отрицательных чисел с иррациональным основанием - 2 в дополнительные коды.

Формула изобретения

Параллельный накапливающий сумматор, содержащий п+2 одноразрядных сумматора (n — разрядность числа) и группу мультиплексоров, причем входы разрядов числа сумматора соединены с входами слагаембго соответствующих одноразрядных сумматоров, входы переносов которых соединены с выходами соответствующих мультиплексоров группы, управляющие входы которых объединены и соединены с входом задания вида основания сумматора, вход разрешения считывания которого соединен с соответствующими входами одноразрядных сумматоров с первого по (и+2)-й, выход переноса k-го одноразрядного сумматора (k = 1,...,n) соединен с первым информационным входом (k+2)-ro мультиплексора группы и с вторым информационным входом (k+1)! 587496

ro мультиплексора группы, выход перено са (n+ 1 ) — го одно р а з рядно ro сумматора соединен с вторым информационным входом (n+2)-ro мультиплексора группы, первый информационный вход первого мультиплексора группы соединен с входом нулевого потенциала сумматора, вход задания вида операции которого соединен с соответствующими входами !0 одноразрядных сумматоров с первого по (n+2) — й, отличающийся тем, что, с целью расширения функциональных возможностей за счет выполнения операций сложения и вычитания чисел в прямых, обратных и дополнителыых кодах, он содержит группу элементов ИЛИ, первую и вторую группу элементов И, с первого по третий элементы И, первый и вто- 20 рой мультиплексоры, первый и второй триггеры знака, причем прямой и инверсный выходы первого триггера знака соединены соответственно с первыми Входами четных элементов И второй и первой групп, прямой и инверсный выходы .второго триггера знака соединены соответственно с первыми входами нечетных элементов И второй и первой групп, прямые и инверс-, 30 алые выходы сумм Одноразрядных сумматоров с первого по (n+2) — и соединены с вторыми входами соответствующих элементов И соответственно перВОИ и ВтОрОи групп, ВыхОды кОторых 35 соединены с первыми и Вторыми входами соответствующих элементов HJIH группы, ВыхОды кОтОрых яВляются ВыхОдами gg разрядов сумматора, прямые выходы первого и второго триггеров знака соединены соответственно с первыми входами первого и второго элементов

И вторые входы которых объединены и cot единены с входом задания режима сумматора, вход задания вида основаниякоторого соединен с управляющими входами первого и второго мультиплексоров и с первым входом третьего элемента И, второй вход и выход которого соедине-. ны соответственно с выходом первого элемента И и с первым информационным входом второго мультиплексора группы, выход второго элемента И соединен с вторым информационным входом первого мультиплексора группы, выход переноса (n+1)-ro одноразрядного сумматора соединен с первым информациОнным Входом второго мультиплексора, выход которого соединен с информациОнным входом второго триггера знака, выход переноса (n+2)-го одноразрядного сумматора соединен с вторым информационным входом второго мультиплексора и с первым и вторым информационными входами первого мультиплексора, выход которого соединен с информационным входом первого триггера знака, входы разрешения первого и второго триггеров знака соединены с входом разрешения считывания сумматора, входы разрядов установки знака которого соединены с входами установки в "1" соответствующих триггеров знака.