Устройство программного управления

Устройство программного управления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для формирования последовательностей команд управления объектами. Цель изобретения - упрощение устройства. Устройство содержит шифратор 1, ставящий в соответствие позиционному коду на входе 25 задания управляющего воздействия базовый адрес и количество команд, записываются в регистры 3 и 4 соответственно. Сумматор 5 в каждом цикле формирует адрес команды в блоке 2 памяти команд. Циклы подсчитываются счетчиком 6, и при совпадении их количества с установленным в регистре 4 количеством команд схема 7 сравнения устанавливает устройство в исходное состояние. Арбитраж сигналов на входе 25 осуществляется элементами И 8 - 10 группы, которые блокируются соответствующими триггерами 11 - 13 группы. Сброс установленного триггера блокирует через элемент ИЛИ 23 циркуляцию импульса опроса в кольце: элемент ИЛИ 16, элементы 18, 17 задержки, элемент И 24, элемент 22 регенерации импульса. 1 ил.

СОЮЗ СОЕЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (!91 !!!! (51)5 С 06 F 9/00 л

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 438008! /24-24 (22) 19.02.88 (46) 23.08.90, Бюл. !! - 31 (72} А.H. Романов и P 0. Исаенко (53) 68!.325 (088.8) (56) Авторское свидетельство СССР

765806 кп. С 06 F 9/36, 1978.

Авторское свидетельства СССР

М 1300497, кл. С 06 F )5/46, 9/00, 1985, (54) УСТРОЙСТВО ПРОГРАЫШОГО УПРАВJIE! !ИЧ (5? ) Изобретение относится к вычи слительной технике и может быть использовано для формирования последовательностей команд управления объектами. Цель изобретения — упрощение устройства. Устройство содержит щиЬратор 1, ставящий в соответствие позиционному коду на входе 25 задания

2 управляющего воздействия базовый адрес и количество команд, которые записываются в регистры 3 и 4 соответственна. Сумматор 5 в каждом цикле формирует адрес команды в блоке 2 памяти команд, Циклы подсчитываются счетчиком 6, и.при совпадении их количества с установленным в регистре 4 ксличеством команд схема 7 сравнения устанавливает устройство в исходное состояние. Арбитраж сигналов на входе 25 осуществляется элементами И

9-10 группы, которые блокируются соответствующими триггерами 11 — 13 группы. Сброс установленного триггера блокирует через элемент ИЛИ 23 циркуляцию импульса опроса в кольце:

<О

МИ элемент !ПИ 6, элементы 18, 17 задерж ф/ ки, элемент И 24, элемент 22 регенерации импульса. 1 ил. С::

1587504

Изобретение относится к вычислительной технике и может быть использовано для формирования последовательностей команд управления объектами.

Цель изобретения — упрощение устройства.

На чертеже приведена схема устройства программного управления.

Устройство содержит шифратор 1, блок 2 памяти команд, регистры 3 и 4, сумматор 5, счетчик 6, схему 7 сравнения, группу элементов И 8-10, группу триггеров 11 — 13, элементы ИЛИ 14-16, элементы )7 и 18 задержки, группу элементов 19-21 задержки, элемент 22 регенерации импульса, элемент ИЛИ

23, элемент И 24, вход 25 задания управляющего воздействия, вход 26 начальной установки и выход 27 кортежей команд.

Кортежи команд заранее записываются в блок 2, а их базовые адреса, т.е. адреса записи первых команд в каждом из кортежей, фиксируются в шифраторе 1, выполненном на ПЗУ.

Устройство работает следующим образом.

Допустим, сигнал посТупил на один из входов 25 устройства, оттуда он подается на вход элемента И 8, имеющего еще три потенциальных входа, соединенных с нулевыми выходами соответствующих триггеров 11-13, В исходном состоянии все триггеры 11 — 13, а также регистры 3 и 4, сумматор 5 и счетчик 6 сброшены в нуль сигналом с входа 26 ° Поскольку все триггеры

11-13 находятся в нулевом состоянии, 40 то с их нулевых выходов на входы элемента И 8 подаются высокие потенциалы и элемент И 8 открывается по всем входам. В результате этого входной импульс с любого входа 25 проходит 45 сразу же на вход считывания соответствующей фиксированной ячейки шифратора 1 и считывает ее содержимое в регистры 3 и 4. Причем базовый адрес команды записывается в регистр 3, а

50 код числа подлежащих выдаче команд в этом режиме записывается в регистр 4 °

Управление занесением информации в регистры 3 и 4 осуществляется тем же импульсом с выхода элемента П 8, задержанным соответствующим элементом

19 задержки группы на время считывания данных из шифратора 1 и через элемент ИЛИ 14 поступающим на входы записи регистров 3 v. 4. Этим же им=) пульсом синхронизации с выхода элемента 19 задержки, поступающим на вход установки триггера 11, последний переводится в единичное состояние, и потенциал с его инверсного выхода блокирует по соответствующему входу не только элемент И 8, то также элемен— .ты 9 и )О. Поэтому последующее случайное появление сигналов на входе

25 не влияет на работу устройства.

Высокий потенциал с прямого выхода этого триггера через элемент ИЛИ 23 поступает на вход элемента И 24 и открывает его, подготавливая цепь для прохождения импульсов считывания с выхода элемента 17 задержки через элемент И 24 на вход стробирования блока 2, С выхода регистра 3 базовый адрес подлежащего выдаче кортежа команд поступает на первый информационный вход сумматора 5, на второй информационный вход которого поступает со— держимое счетчика 6. По импульсу с выхода элемента 18 задержки, задерживающему импульс на время переходных процессов в регистрах 3 и 4, поступающему на стробирующий вход суммагора, последний суммирует код базового адреса с кодом счетчика 6.

Учитывая, что к этому моменту времени в счетчике хранятся одни нули, в сумматоре 5 будет зафиксирован базовый адрес, который с информационных выходрв сумматора подается на адресный вход блока 2 памяти. Тот же имимпульс с выхода элемента 18 задерж— ки, задержанный элементом 17 на время срабатывания сумматора 5, в качестве импульса считывания через элемент И 24 поступает на вход стробирования блока 2 по указанному базовому адресу. В результате этого на выходе блока 2 появляется код команды, который через выход 27 устройства передается на объекты управления.

Таким образом, первая команда кортежа выдана. !

Для выдачи следующеи за первои команды импульс считывания с выхода элемента И 24, во-первых, поступает на счетный вход счетчика 6, фиксируя единицу в счетчике, а во-вторых, после усиления элементом 22 поступает через элемент ИЛИ 16 и элемент 18 задержки на вход стробирования сумма5

15 тора 5, который, суммируя код базового адреса и показания счетчика 6, увеличивает код базового адреса на единицу, и на выходах сумматора 5 устанавливается адрес очередной ячейки памяти, из которой импульСом с выхода элемента 17 задержки через элемент И 24 считывается код очеред— ной команды на выход 27 устройства.

Процесс выдачи команд (одна за другой) с интервалом, определяемым величиной. времени задержки элементов 17 и 18 задержки, продолжается описанным образом до тех пор, пока схема 7 не зафиксирует равенство кодов в счетчике 6 и регистре 4, что свидетельствует о том, что весь пе— речень команд, составляющий кортеж, на выход устройства выдан, Равенство кодов счетчика 6 и регистра 4 фиксируется в момент подачи на вход стробирования схемы 7 им— пульса с выхода элемента 18 задержки, Выходной импульс схемы 7 через элемент ИЛИ 15 поступает на входы сброса регистров 3 и 4 сумматора 5, счетчика 6 и триггеров 11 — 13, возвращая триггер 11 из единичного в нулевое состояние и поддерживая нулевое состояние триггеров 12 и 13. Триггер 11 возвращаясь в исходное состояние, снимает с прямого выхода высокий гготенциал, поддерживающий элемент И 24 в открытом состоянии, и последний блокирует цепь. прохождения импульсов считывания на вход стробирования блока 2 памяти команд.

Фо р мул а и з о б р е т е ни я

Устройство программпогп управления, содержащее шифратор, первый и второй регистры, счетчик, схему срав— не, группу триггеров, четыре элемента ИЛИ, элемент И, группу элемен— тов И, два элемента задержки, группу элементов задержки и блок памяти команд, выход которого является вы— ходом кортежей команд устройства, информационный вход первого регист87504

6 ра соединен с соответствующим выходомшифратора, о тл ич а юще ес я тем, что, с целью упрощения

5 устройства, оно содержит сумматор и элемент регенерации импульса, первые входы элементов И группы образуют вход задания управляющего воздействия устройства, выходы элементов И группы соединены с соответствующими входами шифратора и через соответствующие элементы задержки группы с входами первого элемента ИЛИ и входами установки соответствующих триггеров группы, прямые выходы которых соединены с входами второго элемента ИЛИ, а инверсные выходы — с входами с второго по (К+1)-й каждого элемента И группы (К вЂ” количество триггеров в группе), информационный вход второго регистра соединен с соответствующим выходом шифратора, выходы первого и второго регистров соединены с первыми информационными входами сумматора и схемы сравнения соответственно, вторые информационные входы которых соединены с выходами счетчика, выходы сумматора соединен с адресным входом блока памяти команд, 30 выход первого элемента ИЛИ соединен с входами записи первого и второго регистров и с первым входом третьего элемента ИЛИ, выход которого соединен через первый элемент задержки с входами стробирования схемы сравнения и сумматора и с входами второго элемента задержки, выход которого соединен с первым входом элемента И, выход которого соединен с входом стробирова4р ния блока памяти команд, счетным входом счетчика и через элемент регене— рации импульса с вторым входом третьего элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом

45 элемента И, вход начальной установки устройства соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом схемы сравнения, выход четвертого элемен50 та ЕЛИ соединен с входами сброса счетчика, сумматора, первого и второго регистров и триггеров группы.