Устройство для декодирования двоичных блочных кодов, согласованных с многопозиционными сигналами

Устройство для декодирования двоичных блочных кодов, согласованных с многопозиционными сигналами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить помехоустойчивость устройства и точность декодирования. Устройство для декодирования содержит декодеры 1 кода Грея и ступени 3 декодирования, содержащие блоки 4 памяти, декодеры 5 внутреннего кода и блоки 7 сравнения. Благодаря введению в каждую ступень 3 декодирования декодера 6 внешнего кода со специфическим выполнением, а также синхронизатора, в устройстве осуществляется последовательное декодирование вложенных кодов, причем декодированное слово предыдущего кода используется при декодировании последующего кода. 5 з.п. ф-лы, 12 ил.

3 1587644 4

Изобретение относится к вычислительной технике и технике связи и может быть иcïîëüçoâàía в системах передачи информации.

Цель изобретения — повьппение по5 мехоустойчивости устройства и точность декодирования, На фиг. 1 представлена структурная схема устройства; на фиг. 2 блок-схема декодера внешнего кода; на фиг,3-10 — соответственно блок очередности стираний, блок ввода сти-! раний, блок декодирования, блок вы1 числения параметров дексдирования, на-15 ! апливающего сумматора, блок выбора ! омера минимального числа, компараОора и синхронизатора соответствен о; на фиг ° 11 — временная диаграмма работы устройства; на фиг,12 — пространство сигналов внутреннего деко-; дирования на первом (а) и втором (б) шагах (9 — принятый сигнал;, — надежность).

Устройство для декодирования содержит (фиг.1) декодеры 1 кода Грея, синхронизатор 2 и N ступеней 3 декодирования (N — число внешних кодов во входном сигнале), каждая из которых включает в себя блок 4 памяти, декодер 5 внутреннего кода, декодер 6 внешнего кода и блок 7 сравнения (последняя ступень З,N не содержит блока памяти). На фиг.1 обозначены информационные входы 8, вход 9 синхронизации и выходы 10. Разрядность соединений на фиг.1-10 указана возле косой черты, перечеркивающей соответстВующую линию, L j — разрядность символов j-го (jl,N) внешнего кода (n, 1, d ), где п, k и d -соответственно общее число

3 символов, число информационных символов и хэммингово расстояние j r o кода;

Н

X L =M w — число бит надежности; V= 45

J Э

1-

1 glog пt. где 1. 1, - ближайшее большее р

1< Г целое с llog (T +1) 1 Т,+1= 1,. - 1

12 1 декодер 6.j BHeJGHего ода B j-A ступени З.j декодирования содержит (фиг.2) блок 11 очередности стираний, блок 12 анализа стираний, блок 13 памяти стираний, блок 14 ввода стираний, блок 15 памяти надежностей,, блок

16 памяти стираний, блок 17 декодирования, блок 18 контроля, блок 19 контроля, блок 20 вычисления параметров декодирования, блок 21 оперативной памяти, блок 22 суммирования, блок 23 выбора номера минимального числа и мультиплексор 24.

Блок 11 очередности "тираний содержит (фиг.3) элемент И 25, коммутаторы 26 и буферные регистры 27. На фиг.3 обозначены выходы 28.

Блок 12 анализа стираний представляет собой набор элементов сравнения, каждый из которых имеет выходы "Больше или равно и "Меньше".

Блок 13 памяти жестких символов, а также блок 15 памяти надежностей, блок 16 памяти стираний и блок 21 оперативной памяти выполнены на оперативных запоминающих устройствах (ОЗУ).

Блек 14 ввода стираний содержит (фиг.4) первый и второй коммутаторы

29 и 30, элементы 31 равнозначности, элемент ИЛИ 32 и элемент 33 неравнозначности, Блок 15 декодирования содержит (фиг,5) первый и второй мультиплексоры 34 и 35, узел 36 декодирования и демультиплексор 37.

Блок 18 контроля выполнен на программируемом постоянном запоминающем устройстве (ППЗУ) и реализует следующий алгоритм для комплексных чисел а,Ь,с:

1, если f ((аe, с) ) (а,b);

О, если р(а,c) (а,b). где (а,b) - расстояние-на комплексной плоскости между числами а и Ь.

Блок 20 вычисления параметров декодирования содержит (фиг.б) первый — третий источники 38-40 постоянного кода, первый и второй перемножители 41 и 42, сумматор 43, квадратор

44, элементы 45 равнозначности и элементы ИЛИ 46.

Источники 38 и 39 генерируют постоянные коды чисел соответственно

Д /2 и и (Д вЂ” минимальное евклидо1 J во расстояние 1-й внутренней системы сигналов),. источник 40 генерирует коды чисел 1,2,...,Т +1.

Блок 22 суммировайия состоит иэ однотипных накапливающих сумматоров, каждый иэ которых соде скит (фиг.7j сумматор 47 и буферный регистр 48.

Блок 23 выбора номера минимального числа содержит (фиг.8) компараторы 49, соединенные по .пирамидальной схеме, и вычислитель 50 возможной ошибки. Компаратор 49 выполнен (фиг,9) на элементе 51 сравнения и

587644

5 элемента 2)1-))ЛП! 52. Вычислитель 50 возможной ошибки выполнен на ППЗУ, Входы ООО 00) Olo

Выходы ll Ol 10

Синхронизатор 2 содержит (фиг.IO) блок 53 выделения синхронизирунюцих меток, генератор 54 тактовых импульсов, первый и второй счетчики 55 и

56 (по модулям соответственно N и п) первый — третий дешифраторы 57 чисел соответственно "0", n+1 2n+I, первую и вторую группы 58 и 59 умножителей частоты соответственно на T.+I и L>, элемент HJIH-НЕ 60, элемент

НЕ 61, элемент И 62, первую и вторую

Входы 000 Ool O)O

Выходы 000 00! 101

Блок 4.1 памяти первой ступени

3.1 декодирования выполнен на N+1

ОЗУ с одновременной записью и раздельным считыванием. Блоки 4.i (д=

=),N-I) памяти i-й ступени (кроме первой) выполнены íà i-1 ОЗУ.

Декодер 5.j внутреннего кода может быть выполнен на ППЗУ, которое определяет к какому (по номеру) из возможных кодов Х 1„ принадлежит его входной сигнал, надежность этого сигнала и номера подкодов Х р1, отличающиеся на 1,2... (фиг.12).

Увел 36 декодирования блока 17.j декодирования служит для исправления ошибок и стираний j-м внешним кодом.

Устройство для кодирования, сопряженное рассматриваемому устройству для декодирования, а также канал связи идентичны таким же частям известного устройства °

При этом на выходах канала связи (входах устройства для декодирования) формируются символы жесткого решения (М старших разрядов) и надежности (1) младших разрядов).

Рассматриваемое устрсйство для декодирования реализует следующий алгоритм декодирования, являющийся обобщенным алгоритмом известно".о устройства. л

П сть В А Р gq I! и В=)1 ), !), где

KI,Ì, h=l,M+M, l=l,n — матрицы переданного и принятого (подлежащего декоцированию )слова выбранной сигнально-кодовой конструкции (СКК). Декодирование проводится за Н шагов (стукоторое реализует следующий алгоритм (для Т =3):

Oll 100 101 1!О lll

О! Il OC 10 ll группы 63 и 64 элементов И, первый и второй триггеры 65 и 66, первую— четвертую группы 67-70 счетчиков (по !

О модулям соответственно Т +1, 1,п .) и р), На фиг. 10 обозначены первый— шестой выходы 71-76 и первая — шестая группы 77-82 выходов.

)5 Декодеры 1 ° j кода Грея могут быть выполнены на ППЗУ, реализующих (для

L =3) следующий алгоритм.

OIl 100 101 110 !11

100 110 111 Oll 010 пеней), íà каждом из которых находится слово a E А внешнего кода, )

Предположим, что к началу j-го шага декодирования уже найдены векторы а,а,...,а 1 ) Далее внутренним кодом Х декодируется каждый ее столбец матрицы В. В результате получается вектор а >)ЕХ и число Л (j) ! Г характеристика надежности, равная квадрату кодового расстояния от принятого слова до ближайшего в ансамбле X . если оно меньше ). и равная

j p р в противном случае (зависимость

3 между надежностью и ее характеристикой обратная) . Затем осуществляется декодирование вектора внешнего кода эн

4О где Т вЂ”- jd ./2 ). В S-й попытке (S=

=I,T е15 декад руетск вектор е " со стертыми 2 (S-1) наименее надежными (jt символами. Пусть а — результат

5 такого декодирования. Ему можно по45 ставить в соответствие число TI»(S)

=, и (Я,l), где произвольный член (к1 суммы вычисляется по формуле

5О и (Бр l)= (Х,(S) .+ ээ(S) Г + (! ) ()!) е

S,F В где z (S) — число ошибок в 1-м под,II блоке j -ro кода в S-м такте;

55 минимальное евклидово расстояние j-й внутренней системы сигналов; Д 6)- ко.t рень квадратный характеристики надежности сигнала; Д вЂ” сигнал о правильI

1587644 ности декодирования; (Б) — число

I стираний в 1-м подблоке j-го кода в

S-м такте.

Сначала стираются по одному самс5 му ненадежному символу в подблоках, затем по два и т.де

В качестве декодирогаанного слова е (у )

g-го кода выбирается а (S7 с минимальным T (S), Для j-го шага декодиО ования это слово является выходйым используется для коррекции матриу

ы В (как в известном устройстве.), осле чего осуществляется переход к

l(j+1)-у шагу.

Теория показывает, что если нахо— питься в пределах корректирующей

Способности CKK (расстояние от вектора шума до переданного вектора меньge D /4), то принятое слово всегда 20 декодируется верно.

Устройство для декодирования двоичных блочных кодов, согласованных с многопозиционными сигналами, рабо тает следующим образом. 25

Н» входы 8 устройства поступает

Последовательность иэ п сигналов, каждому из которых соответствуют N бит "жестких" символов и Ы бит на дежности. "Жесткая информация деко- 30 дируется в Ы декодерах 1..1-,1.Н и декодированная информация вместе с информацией о ее надежности (под которой понимается более точный адрес принятого сигнала, фиг.12) поступает в первую ступень 3.1 декодирования, где она одновременно записывается в блок 4.1 памяти (далее она называется входной матрицей) и поступает в декодер 5.1, где определяются жесткое решение соответствующего символа внешнего кода,, надежность этого решения, и дополнительно 8 жестких решений о сигналах, 1 отличающихся от жесткого 1 ешения данного сигнала в 1,2,..., Х символах, елижайммх х нему, еле а =Pd /nl+1;

d; п — параметры j-ro внешнего кое да. Далее эти решения будут называться дополнительными жесткими решениями.

Полученная в декодере 5,1 информация вместе с входной матрицей, задержанной в блоке 4.1, поступает в декодер 6.1 внешнего кода. Информация, декодирования первым внешним кодом, выделяется на первых выхоцах 10,1 и подается в блок 4.2 памяти второй ступени 3.2 декодирования, где процесс повторяется с использованием вторых кодов и далее осуществляется аналогично во всех ступенях вплоть до последней.

В j-й ступени З.j декодирования (на j-м шаге) в декодер 6 ° j поступает из блока 4. входная матрица:

В= 1(З < tf, h=l,M+M, 1 l,n, я которой для каждого фиксированного 1 первые М символов отвечают жесткому решению, а остальные И символов — его надежности.

В блоке ll очередности стираний в четных регистрах 27 хранятся значения наименьших надежностей и их

/ адреса называемые далее локаторами ошибок). Эти значения формируются в виде первоначальных нулевых символов, затем после первого такта — "l после второго такта — "2", после n-ro такта — в порядке возрастания надежности адреса всех п принятых сигналов.

Полученные значения надежностей поступают в блок 12 анализа стираний, где надежность каждого поступающего сигнала сравнивается в и элементах сравнения с текущими и надежностями, после чего вырабатывается управляющий сигнал, поступающий на управляющие входы блока 11 очередности стираний, в котором этот сигнал указывает, в какой соответствующий четный регистр

27 нужно вставить данный сигнал.

Сформированные на выходе блока 11 и локаторов поступают на вторые входы блока 14 ввода стираний, в котором второй коммутатор 30 за и тактов пропускает на свои выходы 2(С -1) вход1 ных ло àòîðîâ (где С - — значение уп.1 равляющего сигнала на входе С ) . .За следующие и тактов парциальной частоты Г эти прошедщие стирания занимают свои места в информационном блоке из в символов, - первый узел коммутатора 29, в котором на выходы приходит сигнал, соответствующий Н, при помощи дополнительных жестких решений (с контрольных входов блока б.j) определяет, какие из символов следует

"стереть" в столбце матрицы иэ Ь . строк и п столбцов, отвечающей слову кода, Полученные сигналы сравниваются в элементе 33, в результате формиру.ется матрица L и и с единицами на по) зициях, где нужно осуществить стираlI587644

10 ния в данном такте декодирования (1,т; + ), Эта информация с выходов блока 14 ввода стираний поступает вместе с задержанными в блоке 13 жесткими символами на входы блока 17 декодирования, Одновременно информационнь и блок стираний (с символами от первого до (Т +1)-го) записывается в блок 16 па1 мяти стираний, а с его выходов поступает на входы стираний блока 10, на входы ошибок которого одновременно поступает информация с выходов блока 17.

Вместе с тем символы надежности с блока б.j после задержки в блоке 15 поступают в виде прямого и инверсного сигналов на входы блока 19 коммутации, с выходов которого они по команде управляющего сигнала (с выхода блока 18 контроля) подаются на входы надежности блока 20.

В последнем определяется величина (8,1)=(Z„. Е (8)Л,+;,(8) —, +

<12 (j 2 д,e д е) где Z.,2I(S) и 2, (Б) " число стираний и ошибок в 1-.м подблоке на j-м шаге в S-м такте; д — минимальное

2 . евклидово расстояние j-й внутренней системы сигналов; д !†надежность сигнала; д 2 — сигнал (с блока 18

I контроля ) о правильности декодирования. Блок 20 коммутирует эту проанализированную информацию на свои Т +1

И-разрядные выходы, с которых она поступает в блок 22 суммирования, информация поступает на Т -+! У-раэряд40 ных входов блока 23 выбора номера минимального числа,в котором выделяется номер информационного блока с минимальным содержимым. Этот номер используется в качестве управляющего сигнала для мультиплексора 24, кото-. рый пропускает на сво" L -разрядный

2 выход, соответствующий этому номеру вектор ошибок из блока 17 декодирования, задержанный в блоке 21 оперативной памяти.

Этот вектор ошибок сопоставляется в блоке 7.j сравнения задержанным в блоке 13 входным сигналом декодера

6.1, в результате чего образуется выходной сигнал, представляющий собой слово j-го внешнего кода с повышенной! надежностью.

Формул а и з о б р е т е н и я!. Устройство для декодирования двоичных блочных кодов, согласованных с многопоэиционными сигналами, содержащее первый N-й декодеры кода

Грея (N — число внешних кодов во входном сигнале), входы которых являются соответственно первыми - N-ми информационными входами устройства и первую — N-ю ступени декодирования

i-я ступень декодирования (ь=!,N-I) содержат блок памяти, декодер внешнего кода и блок сравнения, N-я ступень декодирования содержит декодер внешнего кода и блок сравнения, первые выходы пекодера внешнего кода j-é ступени декодирования (j=l,N) соединены с первыми входами блока сравнения этой ступени декодирования, выходы которого являются j-ми выходами устройства, выходы первого

N-ro декодеров кода Грея подключены к соответствующим информационным входам блока памяти первой ступени декодирования, (0+1)-е информационные входы которого являются одноименными входами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения помехоустойчивости устройства и точности декодирования, в устройство введен блок синхронизации, в j- þ ступень декодирования — декодер внутреннего кода, а декодер внешнего кода состоит иэ блока ввода стираний, блока очередности стираний, блока анализа стираний, блока памяти жестких символов, блока памяти надежностей, блока памяти стираний, блока декодирования, блока контроля, блока коммутации, блока вычисления параметров декодирования, блока оперативной памяти, блока суммирования, блока выбора номера минимального числа и мультиплексора, первые — dj -e контрольные выходы (б = I — I, 1.! — ближай1dl à и шее большее целое, d I u n — - соответственно Хэммингово расстояние и число L --разрядных символов j-го внешJ него кода ) декодера внутреннего кода в j-й ступени декодирования соединены одноименнь1ми входами блока ввода стираний, выходы которого подключены к входам стирании блока декодирования и информационным входам блока.памяти стираний, выходы которого соединены с входами стираний блока вычис1) 1587644

12 ления параметров декодирования, выходы которого подключены к соответствующим информационным входам блока суммирования, выходы которого соединены с соответствующими входами бло-. ка выбора номера. минимального числа, выходы которого подключены к управляющим входам мультиплексора, выходы жестких решений декодера внутренНего кода в j. — é ступени декодирова1 ия соединены в декодере внешнего ода с информационными входами блока памяти жестких символов, выходы которого подключены к первым информационным входам блока контроля и входам ошибок блока декодирования и являют, ся первыми выходами декодера внешне-! го кода 1-й ступени декодирования, выходы надежностей декодера внутреннего кода которой подключены к ин формационным входам блока памяти, надежностей, первым информационным ,входам блока очередности стираний и первым входам блока анализа стираний, выходы которого соединены с управляющими входами блока очередности стираний, первые и вторые выходы которого подключены соответственно к первьм управляющим входам блэка ввода стираний и вторым входам блока анализа стираний, выходы блока памяти надежностей соединены с соответствующими информационными входами блока коммутации, выходы которого подключены к входам надежностей блока вычисления параметров, декодирования, выходы блока декодирования соединены с информационными входами блока оперативной памяти, входами ошибок блока вычисления параметров декодирования и управляющими входами блока контроля, выходы которого подключены к управляющим входам блока коммутации, выходы блока оперативной памяти соединены с соответствующими информационными входами. мультиплексора, выходы которого подключены к вторым входам блока сравнения j-й ступени декодирования, входы декодера внутреннего кода первой ступени декодирования объединены с соответствующими информационными входами блока памяти первой ступени декодирования, первые — (N+1)-е выходы которого подключены к одноименным информационным входам декодеров внутренне го кода (i+I)-й ступени декодирования и вторым информационным входам блока

55 контроля в декодере внешнего кода

1-й ступени декодирования, управляющие входы декодера внутреннего кода и информационные входы блока памяти второй ступени декодирования объединены и подключены к выходам блока сравнения первой ступени декодирования, первые — i-e выходы блока памяти и выходь1 блока сравнения i-й ступени декодирования соединены соответственно с первыми — (х+1)-ми управляющими входами декодера внутреннего кода и с первыми — (i+1)-ми информационными входами блока памяти (i+1)-й ступени декодирования, вход синхронизатора является входом синхронизации устройства, первый выход синхронизатора соединен с тактовым входом записи блока памяти первой ступени декодирования, тактовыми входами блоков памяти второй — (N-1)-й ступеней декодирования и тактовыми входами записи блока памяти жестких символов, блока памяти надежностей, блока памяти стираний и блока оперативной памяти в декодере внешнего кода 1-й ! ступени декодирования, второй и третий выходы синхронизатора подключены к входам управления соответственно записью и считыванием блока памяти первой ступени декодирования, четвертый выход синхронизатора соединен с входами управления блоков памяти второй — (N-1)-й ступеней декодирования и входами управления записью блока очередности стираний, блока памяти жестких символов,,блока памяти надежностей и блока оперативной памяти в декодере внешнего кода j-й ступени декодирования, пятый выход синхронизатора подключен к входам управления записью блока памяти стираний в декодере внешнего кода 1-й ступени декодирования, шестой выход синхронизатора соединен с входами управления считыванием блока памяти надежностей и блока памяти стираний, в декодере внешнего кода j-й ступени декодирования, j-й выход первой группы выходов синхронизатора подключен к j-му тактовому входу считывания блока памяти первой ступени декодирования, тактовому входу блока очередности стираний и тактовым входам считывания блока памяти жестких символов, блока памяти надежностей, блока памяти стираний, блока суммирования и блока оперативной памяти в

1587644

14 декодере внешнего кода j-й ступени декодирования, j-å выходы второй группы выходов синхронизатора соединены с управляющими входами блока

5 вычисления параметров декодирования, вторыми управляющими входами блока ввода стираний и входами управления считыванием блока оперативной памяти в декодере внешнего кода j-й ступени декодирования, j-й выход третьей и j-å выходы четвертой групп выходов синхронизатора подключены соответственно к тактовому и управляющим входам блока декодирования в декодере внешнего кода i-й ступени декодирования, j-e выходы пятой группы выходов синхронизатора соединены с третьими управляющими входами блока ввода стираний и вторыми информационными входами блока очередности стираний в декодере внешнего кода

j-й ступени декодирования, j-e выходы шестой группы выходов синхронизатора подключены к четвертым управ- 25 ляющим входам блока ввода стираний в декодере внешнего кода j-й ступени декодирования.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем,.что блок оче- щ редности стираний содержит первый— и-й коммутаторы, гервый — (2n)-й буферные регистры и элемент И, первый и второй входы которого являются входом управления записью и тактовьм

35 входом блока, выход элемента И подключен к тактовым входам всех буферных регистров, первые и вторые информационные входы всех коммутаторов соответственно объединены и являются 4g одноименными входами блока, управляющие входы всех коммутаторов являются управляющими входами блока, пер вые и вторые выходы ш-ro коммутатора (m=,1,n) соединены с информацион- 45 ными входами соответственно (2ш- 1)-го и (2m)-ro буферных регистров, выходы которых подключены соответственно к третьим и четвертым информационным входам ш-ro:и пятым и шестым информационным входам (ш+1)-го коммутаторов и являются соответствующими первыми и вторыми выходами блока.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок ввода. стираний содержитпервый -n-й элементы равнозначности, элемент ИЛИ, элемент неравнозначности и первый и второй коммутаторы, информационные входы к торых являются соответственно контрольными и первыми управляющими входами блока, управляющие входы второго коммутатора являются вторыми управляющими входами блока, выходы второго коммутатора соед нены с первыми входами соответствующих элементов равнозначности, вторые входы которых соответственно объединены и являются третьими управляющими входами блока, управляющие входы первого коммутатора являются четвертыми управляющими входами блока, выходы элементов равнозначности соединены с соответствующими входами элемента

ИЛИ, выходы которого и выходы первого коммутатора подключены к первым и вторым входам элемента неравнозначности, выходы которого являются выходами блока.

4. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок декодирования содержит узел декодирования, демультиплексор и первый и второй мультиплексоры, информационные входы которых являются входами соответственно стираний и ошибок блока, управляющие входы мультиплексоров и демультиплексора соответственно объединены и являются управляющими входами блока, управляющий вход узла декодирования является тактовым входом блока, выходы мультиплексоров подключены к соответствующим информационным входам узла декодирования, выходы которого соединены с информационными входами демультиплексора, выходы которого являются выходами блока.

5. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок вычисления параметров декодирования содержит первый — третий источники постоянных кодов, группу элементов равнозначности, группу элементов ИЛИ, сумматор, квадратор и первый и второй перемножители, первые входы которых являются входами соответственно стираний и ошибок блока, выходы первого и второго источников постоянных кодов соединены с вторыми входами одноименных неремножителей, выходы которых подкпючены к первым и вторым входам сумматора, третьи входы которого являются входами надежности блока, выходы сумматора соединены с входами квадратора, выходы которого подключены к первым входам элементов ИЛИ!

587644

16 группы, выходы третьего источника. постоянных кодов содеинены с первыми . входами соответствующих элементов равнозначности группы, вторые входы которых соответственно объединены и являются управляющими входами блока, выхОды элементов равнозначности группы сОединены с вторыми входами элементов

ИЛИ группы, выходы которых являются в аходами блока.

6. Устройство п. 1, о т л и ч а ющ е е с я тем, что синхронизатор с держит генератор тактовых импульсов, первый и второй счетчики, первый— третий дешифраторы, первый и второй триггеры, элемент НЕ, элемент И, элем нт ИЛИ-НЕ, первую- — четвертую групп r счетчиков, первую и вторую группы у ожителей частоты, первую и вторую gp группы элементов И и блок выделения ! синхронизирующих меток, вход которогр является входом синхронизатора, а выход соединен с входом обнуления второго счетчика, выход генератора 25 тактовых импульсов подключен к входам первого счетчика и умножителей частоты первой группы и является п рвым выходом синхронизатора, выход адшего разряда первого счетчика соединен с соответствующими входами всех дешифраторов, выход старшего разряда первого счетчика подключен к входам счетчиков первой группы, соответствуюшдм входам всех дешифраторов и счетному входу второго счетчика, выходы разрядов которого соединены с соответствующими входами всех дешифраторов и первыми входами элемента И, прямой и инверсный выходы переполнения второго счетчика являются соответственно вторым и третьим выходами синхронизатора, выходы первого и третьего дешифраторов подключены соответственно к S-входу первого и R-входу второго триггеров, выход второго дешифратора соединен с R-входом первого и S-входом второго триггеров, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ-НЕ и являются четвертым и пятым выходами синхронизатора, выход элемента ИЛИ-НЕ соединен с входом элемента НЕ и первыми входами элементов И первой группы и является шестым выходом синхронизатора, выходы умножителей частоты первой группы подключены к входам одноименных умножителей частоты второй группы, вторым входам одноименных элементов И первой группы и являются выходами первой группы синхронизатора, выходы счетчиков первой группы являются соответствующими выходами второй группы синхронизатора, выходы умножителей частоты второй группы соединены с входами одноименных счетчиков второй группы и являются выходами третьей группы синхронизатора, выходы счетчиков второй группы являются выходами четвертой группы синхронизатора,. выход элемента НЕ соединен с вторым входом элемента И, выход которого подключен к первым входам всех элементов И второй группы, выходы элементов И первой группы соединены с входами одноименных счетчиков третьей группы, выходы которых подключены к вторым входам одноименных элементов И второй группы и входам одноименных счетчиков четвертой группы, выходы которых являются выходами соответственйо пятой и шестой групп синхронизатора.

) 587644

i аи44

Кмл су » У 22

9g (

Ф г.7

Фиг.5 с

ЧЪг.б

7б

1587644 еподифобвмие

Составитель О. Ревинский

Редактор Л. Гратилло Техред Х(.Сердюкова Корректор Н, Ренская

Заказ 2427 Тираж 664 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035„ Москва, Ж-35, Раушская наб., д, 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

>i Л Л

ЯгД

Л Л Л Л Л (gal... Qлng 1 ...и фФ-00

e>,rrrs or а,Arrl rr

Л Л

Щ...Е