Резервированное процессорное устройство

Резервированное процессорное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления технологическими процессами. Цель изобретения - повышение надежности устройства. Устройство содержит блок 1 генераторов, предназначенный для синхронизации процессоров и вырабатывающий синхроимпульсы SYN, блок 2 процессоров, содержащий три процессора, работающих независимо, параллельно и синхронно, выполняющих одинаковые инструкции /команды/, блок 3 сопряжения процессоров, предназначенный для мажоритирования управляющих сигналов и данных, а также для сопряжения трех процессоров с тремя независимыми наборами внешних устройств. Блок 4 управления задержками предназначен для индивидуальных задержек синхроимпульсов каждому процессору в пределах допустимых взаимных рассогласований между процессорами и вырабатывает соответственно степени рассогласования три серии синхроимпульсов SYN 1, SYN 2, SYN 3. Блок 5 слежения за рассинхронизацией процессоров предназначен для оценки степени взаимной рассинхронизации процессоров и выработки соответствующего кода рассинхронизации для блока 4. 3 з.п. ф-лы, 22 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)5 G 06 F 11 20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4344452/24-24 (22) !5.12.87 (46) 23.09.90. Бюл. № 35 (72) В. И. Головин (53) 681.325 (088.8) (56) Патент США № 4358823, кл. G 06 F 11/20, опублик. 1986.

Патент Великобритании № 2093614 А, кл. G 06 F 11/20, опублик. 1986. (54) РЕЗЕРВИРОВАННОЕ ПРОЦЕССОРНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления технологическими процессами. Цель изобретения — повышение надежности устройств а.

Устройство содержит блок 1 генераторов, предназначенный для синхронизации процессоров и вырабатывающий синхроимпульсы

SYN, блок 2 процессоров, содержащий три

„„SU„„1594545 A 1 процессора. работающие независимо, параллельно и синхронно, выполняющих одинаковые инструкции (команды), блок 3 сопряжения процессоров, предназначенный для мажоритирования управляющих сигналов и данных, а также для сопряжения трех процессоров с тремя независимыми наборами внешних устройств. Блок 4 управления задержками, предназначен для индивидуальных задержек синхроимпульсов каждому процессору в пределах допустимых взаимных рассогласований между процессорами и вырабатывает соответственно степени рассогласования три серии синхроимпульсов 5) Л 1, 5УЛ12, S YN3. Блок 5 слежения за рассинхронизацией процессоров предназначен для оценки степени взаимной рассинхронизации процессоров и выработки соответствующего кода рассинхронизации для блока 4. 3 з.п. ф-лы, 22 ил.

1594545

Изобретение относ1пся к вычислительной технике и может быть исгЕользовано в автоматизированных системах управления технологическими процессорами (ЛСУ ТП), где

О111ибоч ность функционп !2ОВ ания ЛСУ может иметь катастрофические последствия, »,"IiipIIмер в ЛСУ атомной энергетики несвоевременный ввод управляющего воздействия может иметь катастрофические последствия.

Цель изобретения — повышение надежности устройства.

На фиг. 1 приведена фуикциональная схема предлагаемого устройства; на фиг. 2— функциональная схема блока генераторов; на фиг. 3 — функциона,пьная схема блока контроля синхросигпалов; па ф1<г. 4 — функциональная схема блока процессоров; на фиг. 5 — схема блока сопряжения процессоров; на фиг. 6 -- функциональная схема блока управления задержками; на фиг. 7— временная диаграмма работы блока управ,пения задержками; H": фиг. 8 — функциональная схема блока слежения за рассинхронизацией; на фиг. 9 --- временная диаграмма работы блока слежейи=. за рассинхроннзацией процессоров; на фиг. 10 — функциснальна я схема пе12ВОГО бло <а синх!10низ 31<и".",, на фиг. 11 — функциональная схема и:-р. вого блока стробирования; на фиг. 12 — временная диаграмма работы блока; на фнг. 13 . — функцнОнал bH1 ая схема BToporo блока синхронизации; на фиг. 14 — временная диаграмма работы блока; на фиг. 15 и

16 — функциональные схемы первого и второго блоков контроля; на фиг. 17 — функциональная схема второго блока стробирования; на фиг. 18 — временная диаграмма работы блока; на фиг. 19 — - функе<иональная схема разводки канальных сигналов в блоке мажоритарных элементов к лажоритарным элементам; на фиг. 20 и 21 — временная диаграмма управления процессами «Вывод» и «Ввод» 11 блок сопряжения процессоров; на фиг. 22 — временная диаграмма, иллюстрирующа я преимущественно предлагаемого устройства.

Устройство содержит (фиг. 1) блок 1 тенератора, предназначенный для синхронизации процессоров и вырабатывающий синхроимпульсы 51 Л., блок 2 процессоров, имеющий три процессора, работающие независимо, параллельно и синхронно, выполняющие одинаковые инструкции (команды), блок 3 сопряжения процессоров, предназначенный для мажоритирования управляЕОщих сигналов и данных, а также для сопряжения трех процессоров с тремя независимыми наборами внешних устройств, блок 4 управления задержками, предназначенный для индивидуальных задержек синхроимпульсов I<32I<дому процессору в некоторых пределах допустимых взаимных рассогласований меж7,у процессорами и вырабатывающий соот1етственно степени рассогласования три серии синхроимпульсов SVW1, SVA 2, 51 %3, блок 5 слежения 33 рассинхронизацией процессоров, предназначенный для оценки степени взаимной рассшЕхронизацни процессоров и выработки соответствующего кода рассинхронизации для блока 4 управления.

Блок генераторов (фиг. 2) содержит генераторы 6--9 синхросигналов, предназначенные для выработки синхросигналов 52 У с определенной частотой F, мультиплексор

10, осуществляющий в соответствии с управляющим кодом подключение одного из генераторов на выход блока, и блок 11 контроля наличия синхросигналов, осуществляющий регистрацию факта пропадания синхросиг-!

5 палов и вырабатывак2цеиш в соответствии с этим код управления подключением одного из генераторов на выход блока 1.

Блок 1, содср2кащий (фиг. 3) ин- тегратор 12, осуществляющий усреднение сигнала с частотой F по времени и выполненный, например, на е<С-цепочке илн на основе операционного усилителя, компаратор 13, осуществляющий

° сравнение двух напряжений -- опорного и выработанного интегратором и вырабатывающий отрицателы1ый перепад напряжения при уменьшении напряжения с элемента И 12 нин<е U опорного, счетчик !4, осуществляю-, щий подсчет пропаданий синхроимпульсов и вырабатывающий соответственно код подклк22 чения одного из генераторов на выход ч<2 блока 1 генераторов.

Блок 2 процессоров имеет (фиг. 4) процессоры с первого 15 по третий 17, выполнен, например, в виде трех плат М2 (микроЗВМ

«Злектрони к а — 60М» 5ВМ-16-012) и осуществляет обработку дискретной информа35 цни (выполнение инструкций) синхронно, параллельно и независимо каждым из процесс ор о в.

° Блок 3 сопряжения процессоров (фиг. 5) содержит с первого 18 по шестой 23 шинные форм ирои ател и, осуществляющие преобразование двунаправленных линий в однонаправленные и наоборот, первый 24 и второй 25 узлы мажоритарных лементов, осуществляющие выработку сигналов по принципу

«2 из 3», первый 26 и второй 27 узлы контроля, осуществляющие соответственно сравнение информации, поступающей or трех процессоров или оТ трех внешних устройств, например от трех ОЗУ, и вырабатывающие сигналы управления по результатам сравнения, первый 28 и второй 29 узлы синхро50 низ ации, осуществляющие соответственно мажоритирование и выработку управляющихсигналов от героцессоров к внешним устройствам и в обратном направпении, первый 30 и второй 31 узлы стробирования, осуществляющие стробирование работы ссютветствующих блоков контроля н регулировку длителы<2сти и положения строба.

Блок 4 управления задержками (фиг. 6) содержит с первого 32 по третий 34 пре1594545

10 образователи код — частота, осуществляющие выработку сигналов в соответствии с поступившими кодами, с первого 35 по третий

37 D-триггеры, осуществляющие задержку передних фронтов синхросигнала и вырабатывающие ссютветственно три серии синхроимпульсов SYN1, ЗУМ2, ЯУФЗ.

Блок 5 слежения за рассинхронизацией процессоров (БСР) (фиг. 8) содержит с первого 38 по третий 40 узлы слежения за рассинхронизацией, каждый из которых определяет степень рассинхронизации «своего» процессора по отношению к среднему по быстродействию процессору и содержит регистр 41 начальной установки кода, одинакового для всех преобразователей код— частота, обеспечивающих одинаковое смещение синхросигналов ЯУМ1...5YNÇ по отношению к исходному синхроснгналу SYN (средняя величина задержки микропроцессора), и генератор 42 импульсов, вырабатывающий сигналы заполнения реверсивных счетчиков в узлах 38 — 40. Кроме того, каждый узел слежения, содержит первый 43 и второй

44 элементы И, осуществляющие в зависимости от моментов приходQ синхронизирующих сигналов от одного из процессоров, в данном случае К СИА 3, и выработанного общего синхронизирующего сигнала

К СИА Н установку или первого триггера, или второго триггера, третий 45 и четвертый

46 элементы И осуществляющие формирование сигнала сброса одного из установленных триггеров 47 или 48, формирующих соответственно временной интервал, характеризующий степень или опережения управляющих сигналов (К СИА 3 H), в данном случае третьего процессора, от выработанного среднего значения управляющих сигналов (К СИА H), или его отставание от выработанного среднего значения управляющих сигналов и управляющие соответственно поступлением счетных импульсов или на вход

« — 1», или на вход «+1» СТ2, элемент ИЛИ

49, элемент 50 задержки, заглубляющий работу узла слежения (выполняет демпфирующую роль) и предотвращающий автоколебательные процессы, пятый элемент И

51, шестой элемент И 52, демультиплексор

53, выполненный, например, на элементах

И, ИЛИ и осуществляющий подключение счетных импульсов или на вход « — 1» или на вход «+1» счетчика СТ2 54.

Временные диаграммы блока 5 (фиг. 9) обозначены позициями 43 — 54.

Первый блок 28 синхронизации (фиг. 10) содержит монтажную плату 55 развязки сигналов МРС, группу мажоритарных элементов

М 56, формирователь 57 сигналов, первый элемент И-НЕ 58, первый 59 и второй 60 элементы ИЛИ вЂ” HE, второй элемент И вЂ” НЕ

61.

Первый блок 30 стробирования (фип. 11) содержит формирователь 62, формирующий сигнал сброса по заднему фронту сигнала, 15

55 триггер 63, формирующий сигнал стробирования при передаче информации; элемент И

64, формирующий сигнал стробирования по сигналу К СИЛ Н при отсутствии сигнала

К ВЫВОД Н, элемент ИЛИ 65, осуществляющий сборку сигналов стробирования, формирователь 66, формирующий сигнал стробирования по переднему фронту сигнала, элемент 67 задержки, регулирующий положение сброса.

Второй блок 29 синхронизации (фиг. 13) содержит первый элемент ИЛИ 68, осуществляющий сборку синхроимпульсов от внешних устройств и местного формиров ания, второй элемент ИЛИ 69, осуществляющий сборку сигналов прерывания от внешних устройств и местного формирования, третий элемент ИЛИ 70, осуществляющий сборку сигналов останова от внешних устройств и местного формирования, четвертый элемент

ИЛИ 71, передающий сигнал от внешних устройств, первый формирователь 72, формирующий местный сигнал синхронизации

К СИП Н, второй формирователь 73, формирующий местный сигнал прерывания, например К ПРТ Н, элемент И 74, передающий сигнал синхронизации от внешних устройств К СИП H при отсутствии сигнала «Сбой» на другом входе элемента, двоичный счетчик 75, осуществляющий подсчет числа сбоев и прн его переполнении— формирование сигнала останова (ОСТН), элемент 76 задержки, осуществляющий формирование местного сигнала ОСТН, второй элемент ИЛИ 7?, осуществляющий сборку сигналов для сброса счетчика 75, элемент

ИЛИ вЂ” HE 78, инвертирующий сигнал

«Сбой» мажоритарные элементы с первого 79 по четвертый 82, осуществляющие мажоритирование управляющих сигналов от внешних устройств.

Первый блок контроля (фнг. 15) блока 3 состоит из группы дешифраторов 83 и 84, на входы которых заведены одноименные информационные разряды, элементов ИЛИ 85 — 87 производящих сборку соответствующих управляющих сигналов в три группы, мажоритарного элемента 88, осуществл яющего формирование управляющего сигнала при искаЖении информации в двух и более процессорах, элемента И 89, осуществляющего выдачу управляющего сигнала прн налични разрешающего сигнала по входу E.

Второй (фиг. 16) блок контроля блока 3 аналогичен первому блоку контроля и содержит группу дешифраторов 90 — 91, элементы ИЛИ 92 — 94, группу 95 мажоритарных элементов, элемент И 96.

Второй блок стробирования (фиг. 17) содержит первый элемент И 97, осуществляющий передачу сигнала К ВВОД Н для формирования строба при наличии сигнала

К СИП H и отсутствии сигнала К ППР Н, второй элемент И 98, формирующий сигнал

1594545

10 5

QQ

46

4 5>

55 ст1>оба при OTcyTcтвии сигнала К ППР Н, элемент ИЛИ 99, осушествляющий сборку

c::Ãfff):fofr для формирования стрОба, элемсн-. ! 00 задержки, осуществлн:.О>ц»й регулировку носменного полож=HHrf ст оба, триггер T!0:, о .. ll .сталяющий выбор одного из двух cur;ff>ло::: с зависимости ст наличия или отс,Tc) .НЯ cì.íàJ>à К ПГ1Р Н, формирователь >>2, с, ормирующий строб по переднему фронту . :гнала элемента 100 задержки и осу:,сстгляющий окончание формирован»я строб><1 ПО заднему фронту сигнала К ВВОД ri.

1 0" HöHåé 103 обозначен ключ (фиг. 19).

:> стройство работает следующим образом.

В ис х однсм состоя нин все элемен-. ы, трсбу>ощие установки в исходное состояние тр иггер ы, счет-,ики, регистры), Hà (oä:ròcë в .:.Остояннн хранения, в зависимости от необ(о(имости, или в состоянии 0, или 1> r. е. нл.". Сброшены, или установлены. В блоке 5 генератор 42 генерирует импул сы наполнепип, и с помощью регистра 41 в узлы слежении 8> — 40 за рассинхронизацией занесен

;>,(инаховый код, сбеспечивающий одинаков ь>Й ход рассогласо(>ания (Код1 ...Код >), что обсспе гивает од(п(аховую задержку cyf!>:p0u:,>пульсов 5УМ1. )) ЧЗ по отношению к ис.(О>(>(ому SVA, -rTO обеспечивает выполнение

Одинаковых инструкций (команд) соотв(тстяехнс тремя процессорами >5 —;7 с учетом

Hliди.>ндуал нных 333 cp>r(> = r(lfp0((f>cc0>) !, > 2, 3.

В блохе 3 шинные формирователи 18- — 20

>f!:;»Дятся в состоянии « Ввод» (направление (1 ре (ачи сигналОВ берется по Отношенйю х н":>дам — выходам шинных фор:аирователей), что обеспечинаетсв подачей нг "r (перв i r> L>>;Oäbf (выбор,*(ри(талла микро< *>мbf

:.,j) по тоянного сигнала низкого >>ровня

, а на вторые входы — - сигнала высокого

, >(>вня D. >1à разрешаю цие входы Р обоих :лохов 26 H 2/ хонтрол и i; ОдаетсЯ:- апоеР;аюций потенциал с с00гве".cTвуюших блоков 30 H ll

Н» управля.ощие вх(ды шинны фо;миропатслей 21--23 с узла 28 синхронизации и > (аются запре>ца>0>цие СИ f1 BJ;f>l в, Vg((r>>r(r>в;:»f((H(их в состоянии < Закрыто>.

Все Генератор ь. >" 9 -, блоке 1 > ене>>ато" ров включены и генериру(0 " синх>)оимпульсь . ". ; —:.»Них 14 блока 11 хонтроля синхросиг;::.,f0s находится в ост)H»HH О. СоответсТ H Iifi >U>,r. É i(oJ> c B f>f>(oi(cl c четч и ха 1 4 Об еспечнвает передачу инхроимпул >сов от гене ритора (>1 6 на выход ь:ультиплексора 10 и .>,п;>ее на выход блока 1 — — 5У,>,>. выхода блока 1 r=:iepaторов, синхро—

::>>п>>льсь> поступают на блок управлсния .- Яi.е-r,. >(f(àìH и далее на установочны= Вх0>.l> . триггеров 35 — 3i, на синхровходы

С;о орых с преобразователей 32 — 34 -(астота — ход подаются соответствующие cHнхроHt, !) >J f>Cr> г > ...F3 C OJTH>fell(OBOH чаСТОТОЙ, >>TG обуславливает в началolfblH период синхронность т ахт OD ых процессор н ых с èíõpîH>г и ул ь.оп " "">l 1 Ь У,чз.

Г1,.оцессоры 15 — 17, например, активизированы и начинают выполнять одинаковые инструкции (команды). Каждая команда, как правило., начинается с операции по выборке команды, т. е. обращением посредством общей шины к запоминающему устройству. Процессоры помещают адрес команды на свои общие шины и извлекают нз памяти r(og команды, используя для этого цикл «Ввод». В зависимости от типа выполняемой команды процессоры могут иметь до четырех обращений по своим (,>Ш1...0ШЗ.

В силу этого при выполнении каждой командь. происходит соответственно до четырех циклов синхронизации работы процессоров

15 — 17. Адреса команд по линиям У подаютс я н а узл ы 24 и 26. Сопровождающие адрес управляющие сигналы по линиям P поступают на узел 28, где по принципу «2» из 3» общий управляющий сигнал К СИА Н указывает, что адрес помещен как минимум на двух из трех (,)Ш, При наличии сигнала К СИА Н с группы Р выходов узла 28 узел 30 формирует соответствующий стробирующий сигнал, который разрешает работу узла "6.

Комбинационные схемы узла 26 анализиpyfoT Одноименные информационные разряды, поступающие на них с общих шин.

ПpH равенстве не менее двух информационных сигналов адреса на выходе узла 26 формируется разрешающий сигнал Н, которь(н поступает на первый вход узла БС228 и на вход узла БС2 29.

В узле 28 сигнал с первого входа поступает на третий вход комбинированного элемента И вЂ” HE 58, где в это время присутствует один из сигналов или с формирователяя 57, или с линии К ВЫВ H. С выхода комбинированного элемента И вЂ” НЕ 58 curriàë >,) гоступает на входы элементов ИЛИ—

ИЕ 59 и 60 и переводит соответственно шинные формирователи 21 — 23 из «Закрытого» состояния в состояние «Вывод» (от входа к входам — — выходам) и, соответственно, адрес, го которому будет выбрана команда., поступает в память.

Код команды по циклу «Ввод» считывается из памяти и поступает в процессоры следующим образом. По сигналу

К ВВОД Н формирователи 21 — 23 переводятся в режим «Ввод» (от входов-выходов к выходам) . Вводимая информация с фор мирователей 21 — -23 поступает на узлы 25 и 27. При равенстве не менее двух наборов данных,кодов команд) и наличии стробирующего сигнала с узла 31 на входе узла 27 последний формирует разрешающий сигнал, который поступает на второй вход узла 28, разрешает прохождение сигнала низкого уровня К ВВОД Н на третий выход узла 38 с элемента И-ИЕ 61 и переводит формирователи 18 — 20 в режим вывода (от входов к входам-выходам ) .

1594545

5

Вывод и ввод информации в процессоры всегда сопровождаются синхроимпульсом активного усройства К СИА Н. Каждый из этих сигналов с соответствующих процессоров (К СИА 1Н, К СИА 2Н, К СИА ÇH)

QIll1, ОШ2, ОШЗ, кроме блока 3, поступают соответственно на блок 5, куда поступает общий сигнал (занимающий среднее временное положение в начальный момент) К СИА Н.

В случае, когда, например, в начальный период сигнал К СИА ЗН опережает общий сигнал К, СИА Н, то по переднему фронту сигнала К СИА ЗН устанавливается триггер Т47, что приводит к установлению на входах V1, Ч2 демультиплексора 53 кода, обеспечивающего подачу счетных импульсов с генератора 42 на вход — «1» счетчика 54.

При поступлении обшего импульса К СИА Н триггер Т47 сбрасывается. На входах Vl, V2 демультиплексора 53 формируется код, закрывающий демультиплексор 53 для счетных импульсов генератора 42.

Таким образом, на выходах счетчика присутствует код рассогласования, характеризующий в цифровой форме величину опережения сигналом K СЙА ЗН сигнал K СИА H.

Коды рассогласования поступают на блок 4 управления задержки, где с помощью преобразователей код -- частота вырабатываются синхросигналы, обеспечивающие нли задержку исходного сигнала ЭУМ, или оставляющие его временное положение без изменений (фиг. 7.) витим обеспечивается индивидуальная задержка процессорных синхросигналов, что обеспечивает одновременность появления информационных и управляющих сигналов на выходах процессоров.

В известном устройстве в случае взаимного рассогласования выходных сигналов трех процессоров, превышающих некоторую величину, когда один из пооцессоров отстает или опережает остальные два, и при случайном искажении информации в одном из оставшихся двух процессоров принцип голосования «2» из «3» нарушается,, при этом по сформированным сигналам ошибки затрачивается время на восстановление синхро-. низации. На вес ь период в осстановлен ия синхронизации принцип голосования «2» из «3» нарушается. В случае более значительной рассинхронизации, когда один из процессоров опережает илн отстает от остальных на несколько тактов, принцип голосования

«2» из «3» тем.более не выполняется.

Предлагаемое устройство поддерживает точную синхронизацию сигналов на выходных контактах, например, микропроцессора, и в случае искажения инфорацин в одном из них принцип голосования «2» из «3» сохраняется. Кроме того, не затрачивается время на восстановление синхронизации.

Формула изобретения

1. Резервированное процессорное устройство, содержащее блок генераторов, блок процессоров, информационные входы и выходы которого через блок сопряжения процессоров подсоединены к информационным входам-выходам устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены блок управления задержками и блок слежения за рассинхронизацией процессоров, вход усредценного сигнала управления обменом которого соединен с соответствующим выходом блока сопряжения процессоров, входы канальных сигналов управления обменом подключены к ссютветствующим линиям входов-выходов блока процессоров, а выходы кодов управления задержкой частоты подключены к соответствующим входам управления с задержкой частоты блока управления задержками. сннхоовходо подклю-;енного к выходу блока генераторов, а синхровыходами — к соответствующи.. синхровходам блока процессоров.

2. Устройство по и. 1, а-:. чаю ие ся тсг;, что блок управления задержками содержит с первого по третий преобразователи код — — чаетота и с первого по третий триггеры, выходы которых являются синхровыходмн блока управления задегжками. входы преобразователей код — частота являются соответствующими входами управления задержкой частоты блока управления задержками, а выходь: соединены с синхровходами триггерое с первого по третий, входы данных которых чвляютсч синхровходом блока управления задержками.

3. Устройство по п. 1, ornuvoe«.!eecя тем, что блок слежения за рассин.,рониза: исй процессоров содержит с первого по третий узлы слежения за рассинхронизацией, регистр и генератор импульсов, выходом подключенный к синхровходам узлов слежения за рассннхронизацией с первого по третий, выходы регистра подключены к соответствующим входам данных узлов слежения ла рассинхронизацией, кодовые выходы котс>рых являются выходами кодов управления задержкой частоты блока слежения за рассинхронизацией процессоров, входы усред ненных сигналов управления обменом являются одноименным входом блока слежения за рассинхронизацией процессоров, входы канальных сигналов управления обменом которого соединены с одноименными входами узлов слежения за рассинхронизацией соответственно.

4. Устройство по п. 3, отличающееся тем. что узел слежения за рассинхронизацией содержит с первого по шестой элементы И, первый и второй триггеры, элемент ИЛИ, элемент задержки, демультиплексор и счетчик, входы данных которого являются входами данных узла, вход установки через ключ соединен с шиной нулевого потенциала, выходы являются кодовыми выходами узла, 1594545

12 первые входы первого и четвертого элементов И являются канальным входом управления обменом узла, первые входы первого и третьего элементов И являются входом усредненного сигнала управления обменом узла, выходы третьего и четвертого элементов И подключены к входам сброса первого и второго триггеров соответствено, выходы первого и второго элементов И соответственно соединены с входами установки первого и второго триггеров, прямой выход первого триггера подключен к первому входу первого элемента ИЛИ, второму входу второго элемента И и к первому входу данных демультиплексора, прямой выход второro триггера соединен с вторыми входами четвертого элемента и элемента ИЛИ и с вторым входом данных демультиплексора, входом управления соединенного с выходом шестого элемента И, а выходами — с входами суммирования и вычитания счетчика соответственно, инвертирующие выходы первого и второго триггеров подключены к вторым и третьим входам первого и второго

10 элементов И соответственно, выход элемента ИЛИ соединен с первым, а через элемент задержки — с вторым входами пятого элемента И, выходом подключенного к первому входу шестого элемента И, второй вход которого является синхровходом узла.

1594545

5УМ

ЬУМ2

УМЗ

1594545

1594545

1594545

AA t

f йА 1

Sakd сии

РггуоироФа лоложемм

ample& Я4 67

Фиг. 72

1594545

1594545 4Щ

g(n

Д/

pg) 1

1

1

1!

I си

4 97

Ю6

F(g) Рец тробка первого рронюв сщоба

Фиг. М

Фиг. 13

Фиг.21

1594545

Временной участок про ВЫВОДЕ цярормации, где отсутатдует иажаритира8ание сиап еме скоpceние ин рориоции при ВЫЬОАЕ Ю дпниои прорессире и) ю) 3н)

Ьасток диаграмм!, где будет 5ырабатпн амнал о ииХка для

Ь ей аиста ь,„хотя ф пРиннип ишкО ) УГНАН.цю„ 6аинин лриаутат8уе п 5 системе ) Р(3еинОУ дущэ 0Р мы)

Оритирогиние

Составитель И. Алексеев

Редактор H. Тупица Техред А. Кравчук Корректор О. Цицле

Заказ 2830 Тираж 566 Подписное

13I I IIHI IH Государственного ком итста по изобретениям и открытиям при ГКНТ б ССР

1I 3035, Москва, Ж вЂ” 35, Раушская наб.. д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. ГагdpHfi;i, I 0 I