Устройство для контроля обращений процессора к памяти

Устройство для контроля обращений процессора к памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Цель изобретения - повышение достоверности работы процессора путем его защиты от возможных сбоев при обращении к памяти, приводящих к "зависанию" вычислительной машины, и обеспечения возможности диагностики таких сбоев. Принцип работы устройства основан на адресации модулей памяти и формировании сигналов записи или чтения, причем устройство осуществляет формирование двоичного кода памяти, передачу его процессору и дальнейшее преобразование во временной интервал, в течение которого блокируется формирование тактовых импульсов. Устройство содержит задающий генератор синхронизации, два элемента И и элемент ИЛИ. Для достижения цели в устройство введена группа шифраторов адреса, двоичный счетчик и элемент И-НЕ. 4 ил.

ÄÄSU ÄÄ 1594548

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (51)5 G 06 Р 13/00, 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Устройство содержит (фиг.1) входы 1-3 адреса, чтения и записи устрой- СЛ ства, группу шифраторов 4 адреса, coc" CO тоящих, например, из дешифратора 5 Дав и постоянной памяти 6, задающий гене- (;Д ратор 7, узел 8 синхронизации, шину Д

9, объединяющую выходы шифраторов 4 Q() по схеме МОНТАЖНОЕ ИЛИ, элементы

И 10 и 11, элемент И-НЕ 12, элемент

ИЛИ 13, счетчик 14, состоящий из триггеров 15, тактовых выход 16, тактовых вход 17 и вход 18 запрета узла 8 синхронизации.

Узел 8 синхронизации содержит и (фиг. 3) триггеры 19-21, элементы

И 22, И-НЕ 23 и ИЛИ-НЕ 24, выходы 25 и 26 узла.

Процессор 27 (фиг.4) соединен через шину адреса с модулями 28 памяГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНЯТИЯМ

ПРИ ГННТ СССР

1 (21) 437281 3/24-24 (22) 01.02.88 (46) 23.09.90. Бюп. У 35 (72) А.В.Дзюба, И.Э.Милейковский и А.А.Рябов (53) 681.326(088.8) (56) Авторское свидетельство СССР

9 736105, кл. G 06 Р 13/00, 1977.

Авторское свидетельство СССР

М 898437, кл. G 06 F 13/06, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОБРАЩЕНИЙ ПРОЦЕССОРА К ПАМЯТИ (57) Изобретение относится к вычислительной технике. Цель изобретения — повышение достоверности работы процессора путем его защиты от возможных сбоев при обращении к паИзобретение относится к вычислительной технике и может быть использовано в ЭВМ, особенно вычислителях, работающих в реальном масштабе времени, для сопряжения процессора с модулем памяти, имеющими различную длительность цикла.

Целвю изобретения является повышение достоверности работы процессора за счет обеспечения защиты от "зависаний" процессора при обращениях к памяти.

На фиг.l представлена блок-схема устройства; на фиг.2 — временные диаграммы работы устройства; на фиг.3 — функциональная схема узла синхронизации; на фиг.4 — структурная схема ЦВМ с использованием устройства.

2 мяти, приводящих к "зависанию" вычислительной машины, и обеспечения воз-: можности диагностики таких сбоев.

Принцип работы устройства основан на адресации модулей памяти и формировании сигналов записи ипи чтения, причем устройство осуществляет формирование двоичного кода памяти, передачу .его.процессору и дальнейшее пре° образование во временной интервал, в течение которого блокируется формирование тактовых импульсов. Устройство содержит задающий генератор синхронизации, два элемента И и элемент

ИЛИ. Для достижения цели в устройст.во введена группа шифраторов адреса, двоичный счетчик н элемент И-НЕ. 4 ил. 2

1594548 ти, состоящими из накопителя 29 и блока 30 адреса.

Устройство работает следующим образом.

При отсутствии обращения к моду5 лям памяти (нулевой уровень на входе

2 сигнала чтения) в шине 9 шифраторы устанавливают высокий уровень напряжения, поэтому на выходе элемента

И-НЕ 12 Формируется нулевой потен-. циал. Это приводит к обнуленжо счетчика 14. Старший разряд счетчика 14 поступает на вход 18 узла 8, а на вход 17 поступает частота, формируемая задающим генератором 7. В результате на выходе триггера 20 (фиг.3) устанавливается высокий уровень на- < пряжения, на выходе триггера 21. низкий, на выходах 25 и 26 узла — 20 высокий, а на выход 16 через элемент

И 22 поступает тактовая частота с триггера 19, который является делителем опорной частоты. В дальнейшем из тактовой частоты формируется серия 25 сннхросигналов для работы процессора.

Штатное выполнение операции обмена с памятью включает два такта. В первом такте модулям памяти выдается

1 адрес и сигнал, определяющий вид опе- 30 рации — чтение или запись, во втором осуществляется прием информации. На диаграмме (фиг.2) гоказано выполнение операции чтения памяти (операция записи выполняется аналогично) в двух случаях.

В первом случае (операция 1, Фиг.2) выбранный модуль памяти обладает достаточным быстродействием для выполнения операции обмена штат- 40 ным образом. Поэтому состояние шины

9 не изменяется и устройство продолжает работу по-прежнему, несмотря на то, что на выходе элемента ИЛИ 13 появляется сигнал высокоro уровня, старший разряд счетчика остается в нулевом состоянии.

Во втором случае (операция 2) выбранный модуль обладает такой длительностью цикла, что для выполнения 50 операции обмена необходим один дополнительный такт. Тогда после установки адреса на входе 1 дешифратор

5 формирует на своем выходе сигнал, IIo которому происходит выдача из

55 постоянной памяти 6 значения кода па-, мяти, которое он хранит. На диаграмме продемонстрирована выдача значения кода N-1. На выходе элемента И-НЕ

12 появляется сигнал высокого уровня, снимается обнуление счетчика, одновременно сигналом с выхода элемента

ИЛИ 13 производится запись значения кода из шины 9 в счетчик 14 и установка его старшего разряда. По этому сигналу перестраивается узел 8: элемент ИЛИ-НЕ 24 формирует на выходе

26 нулевой потенциал, который запрещает дальнейшую установку счетчика; элемент И-НЕ 23 пропускает на выход 25 серию импульсов, которые подсчитываются c÷eò÷èêoì 14; элемент

И 22 с помощью триггера 20 блокирует поступление тактовой частоты на выход 16 устройства, тем самым приостанавливая работу процессора. Это состояние узел 8 сохраняет до переполнения счетчика 14.

В момент переполнения старший разряд счетчика 14 устанавливается в нулевое состояние;- B результате чего элемент И-НЕ 23 блокирует поступление частоты на выход 25 узла 8. Далее разрешается прохождение тактовое частоты на выход 16 и с задержкой на .один такт с помощью триггера 21 снимается запрет предварительной установки счетчика 14 по выходу 26.

Таким образом, в рассмотренном примере длительность операции чтения увеличилась на один такт в точном соответствии коду памяти.

Устройство может быть использовано в ЦВМ последовательного типа, подобных мини-ЭВМ СМ-4 (на фиг.4 шина данных и магистраль управления не показаны).

В составе модулей памяти, кроме описанных ранее дешифратора 5 на который поступают старшие разряды адреса, и постоянной памяти 6, показаны модули 28 памяти, на блок 30 которых поступают остальные разряды адреса. Все остальные компоненты устройства размещены в процессоре 27.

Устройство полностью исключает

"зависания", а неправильное обращение внутри однопроцессорной системы может быть обнаружено теми средствами контроля магистралей, которые предусмотрены внутри ЦВМ, — контроль на четкость, по Хеммингу и т.д. Появляется возможность с помощью сигнала прерывания перевести многомашиннуюсистему в режим диагностики.

5 159 формула изобретения

Устройство для контроля обращений процессора к памяти, содержащее задающий генератор, соединенный выходом: с тактовым входом узла синхронизации, первый выход которого является тактовым выходом устройства, элемент ИЛИ, первый и второй входы которого подключены соответственно к выходам первого и второго элемен-. тов И, первые входы которых являются соответственно входами чтения и записи устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения достоверности в работе, в устройство введены счетчик, элемент

4548 6

И-HE и группа шифраторов адреса, причем группы входов шифраторов адреса являются группой адресов входов устройства, а группы выходов обьединены г о схеме МОНТАЖНОЕ ИЛИ и подключены к группе входов влемента И-НЕ и группе информационных входов счетчи ка, тактовый вход и выход которого соединены соответственно с вторым выходом и входом запрета узла синхронизации, третьим выходом подключенного к вторьи входам первого и второго элементов И, выход элемента ИЛИ

15 соединен с входом записи счетчика, вход сброса.и информационный вход старшего разряда которого подключены к выходу элемента И-НЕ.

1594548

ton

1m дход1 Щж

Юю И 0Рш1хЯО

Зр

Рр

Ъ а

»о

Я с> » с дыюlдю мж йгход О дыха ялемеи-.

xmas 1З

ЯьаИсюлчсаа1 (дхоФ 10) диход триеавря

8aanf mpverepu 2

Вьиод 25

Coempwue

cvemvuru Ж

5110

4Ьг.2

Фиг.3

1594548

Составитель В.Вертлиб

Техред М.Дндык Корректор А.Обручар

Редактор В.Петраш

Заказ 2831 Тираж 571 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101