Дешифратор на мдп-транзисторах

Дешифратор на мдп-транзисторах

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств в качестве дешифратора адресов строк и столбцов. Целью изобретения является повышение быстродействия дешифратора. Для этого тактовые входы 9-11 ключевых элементов 1 и элементов И первой 2 и второй 3 групп выполняют раздельными. При этом разряд емкостей нагрузки и затворов ключевых транзисторов 15 происходит через открытые транзисторы 14 и 18 соответственно. 2 з.п.ф-лы, 2 ил.

„.Я0„„1594599

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (д!)5 С 11 С 8/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

Н A ВТОРСКОЬЮ СВИДЕТЕЛЬСТВУ! (21) 4328466/24-24 (22) 02,10,87 (46) 23.09.90. Бюл. !! 35 (72) В.Д.Мещанов, И.В.Заболотнов и Н.А.Телицын (53) 681.327 ° 66 (088,8) (56) IEEE journal of Solid State

Circ@i ts ) vol. SC-! 5 ) !! 5, 1980, okto8er .р. 839-845.

Каган Б.М. ) Каневский М.М. Цифровые вычислительные машины и систе,ма. -M. Энергия, 1974, с. 201-202, рис. 3-59. (54) ДЕШИФРАТОР НА ИДП-ТРАНЗИСТОРАХ

2 (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств в качестве дешифратора адресов строк и столбцов. Целью изобретения является повышение быстродействия дешифратора. Для этого тактовые входы 9-11 ключевых элементов ! и элементов И первой 2 и второй 3 групп выполняют раздельными. При этом разряд емкостей нагрузки и затворов ключевых транзисторов 15 происходит через открытые транзисторы 14 и 18 соответственно. 2 э. п. ф-лы, 2 ил .

3 1594599 4

Изобретение относится. к вычислительной технике и может быть исполь.Зовано при проектировании запоминающих устройств н качестве дешифратора. адресов строк и столбцов.

Цель изобретения — повышение быстродействия дешифратора.

На фиг. 1 представлена схема дешифратора; на фиг. 2 — временные ди" аграммы работы дешифратора, Дешифратор содержит матрицу ключеВых .элементов элементы И первой 2 и второй 3 групп, адресные входы первой 4 и второй 5 групп, выходы 6, веерный 7, второй 8, третий 9, четвертый 10 и пятый 11 тактовые входы, шину 12 нулевого потенциала и шину 13 напряжения питания.

Каждый ключевой элемент содержит проходной 14 и ключевой 15 транзисторы, а каждый элемент И " нагрузочный

16, разделительный 7, проходной 18 и адресные !9 транзисторы.

На фиг. 2 показаны напряжения на 25 т актовых входах 7-1 (Ф1-Ф5), адр ес ных входах 4, 5 (Вх) и выходах 6 (Вых) дешифр атор а, I

Дешифратор работает следующим образомм. 30

В исходном состоянии в момент времени t на входах 7 и 8 дешифратора о установлены высокие уровни сигналов

Ф1 и Ф2, на входах 9-11 — низкие уровни сигналов ФЗ, Ф4 и Ф5, На всех адресных входах 4, 5 установлены низкие

35 уровни сигналов (фиг. 2). При этом че1 ез открытые нагрузочные 16 и разделительные 17 транзисторы на затворах всех. проходных транзисторов 18 уста.новлен высокий уровень напряжений, при этом они находятся в открытом состоянии

В. начале рабочего интервала н момент времени t снимается высокий уро-45

1 вень сигнала Ф1, при этом все нагру зочные 16 транзисторы переходят в закрытое состояние, и на адресные входы

4 и 5 дешифратора подаются адресные сигналы, соответствующие -коду дешифруемого адреса, В результате соответствукицие адресные транзисторы 19 переходят в открытое состояние и на затворахх проходных 18 транзисторов всех элементов И, кроме одного н первой группе, и

55 всех элементов И, кроме одного во второи группе, устанавливается низкий уровень напряжения, переводящий эти проходные тр анзи с торы н з акрыт ое со стоя ни е . В следующий момент времени t снимается высокий уровень сигнала Ф2, при этом все разделительные 17 транзисторы переходят в закрытое состояние, и подаются нысокие уровни сигналов ФЗ и Ф4, При этом высокие уровни напря— жения устанавливаются на затворах ключевых транзисторов 15, соединенных с истоком открытого проходного транзистора одного из элементов И первой группы, т. е. в одной строке матрицы.

Высокие уровни напряжений устанавливаются также на стоках ключевых транзисторон 15 одного столбца матрицы, при этом на истоке только этого ключевого транзистора 15 выбранной строки установлен высокий уровень напряжения и только один проходной транзистор 14, подключенный затвором к его истоку, переведен в открытое состояние.

После этого в следующий момент времени t подается нысокий уровень сигнала Ф5 и на истоке открытого проходного транзистора 14, образующем з соответствующии выход дешифратора, устанавливается высокий уровень напряжения. После окончания рабочего интервала н момент времени t снимается высокий уровень сигнала Ф5. При этом на ныходе дешифратора через открытый проходной транзистор 14 устанавливается низкий уровень напряжения. Затем в момент времени t< устанавлинается низкий уровень сигнала

Ф4 снимая высокий уровень напряжения с затвора проходного транзистора

14 и закрывая его, после чего ни один из выходных ключей не находится в открытом состоянии. Затем в момент времени t снимается высокий уровень сигнала ФЗ, устананливая на соответствующих затворах ключевых транзисторов 15 низкий уровень напряжения, Переход в исходное состояние заканчивается в момент времени и подачей высокого уровня сигнаиов Ф1, Ф2 и низкого уровня всех адресных сигналов.

При этом все адресные транзисторы 19 переходят в непроводящее состояние и через открытые нагрузочные 16 и разде лительные 17 транзисторы на затворах проходных транзисторов 18 устанавливается высокий уровень напряжения, переводя их в открытое состояние. Дешифратор готов к новому циклу работы, Повышение быстродействия дешифр а тора обеспечивается тем, что разряд ем1594599 кости нагрузки происходит через открытый тр анзи стор 14 на и нтер вал е t - t a ф ° разряд затворов ключевых транзисторов

l5 — через открытые проходные транзисторы 18 элементов И первой группы на

5 интервале

Формул а изобретения

1, дешифратор на 1 ЩП-тр анзис" орах ю lp содержащий матрицу ключевых эл ментов и первую и вторую группы элементов И, причем информационные входы элементов

И первой и второй групп являются соответственно адресными входами первой 15 и второй групп дешифратора, первый и второй стробирующие входы элементов

И являются соответственно первым и вторым тактовыми входами дешифратора, выходы элементов И первой группы соединены с первыми входами ключевых элементов соответствующих строк матрицы, а выходы элементов И второй группы с вторыми входами ключевых элементов соответствующих столбцов матрицы, выходы ключевых элементов являются выходами дешифратора, о т л и ч а юшийся тем, что, с целью.повышения быстродей ствия дешифратор а, третьи стробирующие входы элементов И первой 30

° и второй групп и третьи входы ключе-. вых элементов являются соответственно третьим, четвертым и пятым тактовыми входами дешифратора.

Дешифратор по и, мент И содержит нагруз очньQ р а те"ьныиФ проходной и адреснь есные транзисторы, з атвор проходного тр анзистора истоком раделите н о транзистора, сток которого го соединен с истоком нагрузочного и стоками адресных транзисторов, исток проходного транзистора является выходом эле- . мента И, затворы адресных транзисторов являются информационными вх входами элемента И, а истоки соединены с шиной нулевого потенциала дешифратора

1 сток нагрузочного транзистора соединен с шиной напряжения питания а затЭ воры нагрузочного и разделительного тр анзисторов и, сток проходного тр анзистора являются соответственно первым, вторым и третьим стробируккцими входами элемента И.

3, Дешифратор по п.1, о т л и ч аю шийся тем, что каждый ключевой элемент содержит проходной и ключевой. транзисторы, причем затвор проходного транзистора соединен с истоком ключевого тр анзистор а, затвор H сток которого являются соответственно первым и вторым входами ключевого элемента, сток и исток проходного транзистора являются соответственно третьим входом и выходом ключевого элемента.

1594599

Ф 4 6 7 е

Составитель А,Дерюгин, Техред М,дидцк, КоРРектоР Т, Палий

Редактор О. Головач

Тираж 487

Подпи сное

Заказ 2833

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ. СССР

113035, Москва, Ж-35,, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101