Устройство для декодирования манчестерского кода

Устройство для декодирования манчестерского кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в высокоскоростных локальных сетях связи. Цель изобретения - повышение точности декодирования и быстродействия устройства за счет сокращения времени регенерации и уменьшения флуктуации точки регенерации. Устройство содержит триггеры 1-3, детектор 4 перехода, генератор 5 тактовых импульсов, сдвиговые регистры 6 и 7, элемент 8 И и распределитель 9 синхросигналов. Детектор 4 перехода выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и двух триггерах. Распределитель 9 синхросигналов выполнен на семи элементах И-НЕ. 2 з.п.ф-лы, 5 ил.

„SU„„1594

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

КСПУБЛИН

А1 (Sr)S» 03 М 5/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР 1 (21) 4341 192/24-24 (22) 09,12.87 (46) 23.09,90.Бюл. №- 35 (71) Московский институт электронного машиностроения, (72) С.Н,Алмаев, Е,Б,Барановский, 3,П,Ващилин и Т.И,Смоленская (53) 681, 32 (088. 8)

1 (56) Патент ClUA № 4578799, кл, 375-87, 1986.

Патент США № 4361895, кп, 375-87, 1980. (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

МАНЧЕСТЕРСКОГО КОДА (57) Изобретение отйосится к вычкс- лительной технике и может быть ис пользовано в высокоскоростных локальных сетях связи, Цель изобретения — повышение точности декодирования и быстродействия устройства за счет сокращения времени регенерации и уменьшения флуктуации точки регенерации. Устройство содержит триггеры — 3, детектор 4 перехода, ге» нератор 5 тактовых импульсов, сдвиговые регистры 6 и 7, элемент И 8, и распределитель 9 синхросигналов, Детектор 4 перехода выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и двух триггерах, Распределитель 9 синхросигналов выполнен на семи элементах

И-НЕ. 2 з.п,ф-лы, 5 ил, 1594 701

Изобретение относится к вычислительной технике и может быть использовано в высокоскоростных локальных сетях связи, Целью изобретения является повышение точности декодирования и быстро" действия устройства за счет сокращения времени регенерации и уменьше ния флуктуации точки регенерации, На фиг,1 приведена функциональная

@хема устройства; на фиг„2 - функцио" вуальная схема детектора перехода;на фиг, 3 - функциональная схема распре Целителя синхросигналов; на фиг,4временная диаграмма цикла декодиро" вания; на фиг,5 - временные диаграммы, поясняющие работу. устройства, Устройство содержит с первого по третий триггеры 1 - 3, детектор 4 перехода, генератор 5 тактовых импульсов, первый и второй сдвиговые регистры 6 и. 7, элемент И 8 и распределитель 9 синхросигналов, На фиг,1 обозначены вход 10, информационный выход 11 и .выход 12 синхронизации у строй ст ва.

Детектор 4 перехода содержит эле- . менты ИСКЛЮЧАЮЩЕЕ ИЛИ 13, первый и второй триггеры 14 и 15, Распределитель синхросигналов содержит с первого по седьмой элементы И-НЕ 1622 °

На фиг,5 обозначены следующие сигналы: а - .сигнал на входе 10, б и в - сигналы на первом и втором выходах генератора 5, г - сигнал на выходе детектора 4, д - сигнал на выходе триггера 1, в и ж - сигналы на втором и третьем выходах распределителя 9, з - сигнал на первом выходе регистра б, и - сигнал на первом выходе регистра 7, к - сигнал на выходе элемента И 8, л - сигнал на втором выходе регистра 6, м - сигнал иа третьем выходе регистра 6, н-сигнал на первом выходе распределителя 9 °

Устройство для декодирования манчестерского кода работает следующим образом, Цикл декодирования начинается с фиксации служебного перехода (фиг.4) .после чего производится выделение истинного значения обрабатываемого. бита и сопровождающего его синхросигнала, . Через момент времени, и, приблизительно равный 0„75, где - длительность битового интервала, устройство автоматически сбрасывается и может обрабатывать следующий бит, т,е, готово опять зафиксировать служебный переход, В зависимости от требований, налагаемых на входной сигнал, а именно: максимально возможное отклонение фазы как служебного, так и необязательного перехода (на границе битового интервала) D „, выбирается частота. . работы генератора 5 тактовых импульсов и разрядность сдвиговых регистров

6 и 7 ° При этом можно воспользоваться

15 следующими соотношениями:

NT = 0 75(, где N20

Тразрядность сдвиговых регистров 6 и 7; период тактовой частоты генератора 5 тактовых импульсов; длительность битового интер- -. вала;

095Т9 где Ь - фазовое смещение (флуктуация} точки регенерации уст30 ройства;

Dì макс с где t — время срабатывания сдвигового регистра 6 (7) ° . !

При изменении состояния сигнала на входе 10 на выходе детектора 4 перехода образуется импульс положи40 тельнОи IIoJIHpHQ cTH у по которому устанавливается в " 1" триггер 1 и в триггер 3 переписывается состояние входного сигнала, Триггер Э необходим для компенсации нремени сра45 батывания детектора 4, Установка на выходе триггера 1 высокого логического уровня разрешает работу сдвиговых регистров 6 и 7, которые начинают последовательный сдвиг еди« ниц в соответствии с синхронизирующими сигналами, поступающими с второго и третьего выходов распределителя 9 °

Применение двух одинаковых сдвиговых регистров б и 7 с парафазным управлением сдвигом позволяет поднять тактовую частоту в 2 раза, и,следовательно, повысить как скорость входной информации, (быстродействие устройства), так и надежность декодирова50

5 159470

HHsr, При появлении на выходах первых разрядов (первые выходы) сдвиговых регистров 6 и 7 высоких логических i уровней, срабатывает элемент И 8 и на его выходе также устанавливает5 ся сигнал высокого логического уровня, что приводит к записи в триггер

2 информации с выхода триггера 3, т,е, истинного значения обрабатываемого бита, В зависимости от фазы синхросигналов на втором выходе одного из сдвиговых, регистров (в случае, соот-ветствующем временной диаграмме, - на втором выходе сдвигового регистра 6) устанавливается высокий логический уровень, на третьем выходе соответственно - низкий логический уровень, Появление сигналов указанных уровней приводит к переключению распреде- 20 лителя 9 синхро сигналов, что вызывает прекращение действия синхросигнала на втором выходе распределителя

9, Следующий синхросигнал, соответст вуйщий фаз е синхро си гнал а на 25 третьем выходе распределителя 9, устанавливается и на втором и третьем выходах распределителя 9, В этот же момент времени на первом выходе распределителя 9 устанавливается сиг- 30 нал низкого логического уровня, Таким

I образом, при переключении послед него разряда -любого из сдвиговых регистров 6 и 7 вследствие симмет- ричности включения следующий парафазный синхро сигнал параллельно з аписывает в сдвиговые регистры 6 и 7 логические нули и сбрасывает триггер 1. Это позволяет снизить время регенерации устройства до вре- 40 мени, соответствующего времени срабатывания триггерного элемента, что дает возможность использовать устройство при работе с большими скоростями входных информационных потоков, 45 где время регенерации существенно влияет на достоверность декодирования. Обнуление триггера 1 и сдвиговых.регистров 6 и 7 переводит устройство в исходное состояние, Детектор перехода работает следующим образом, На С-входы триггеров 14 и 15 подаются парафазные синхросигналы, поэтому изменение логического уровня на D-входах триггеров 14 и 15 приводит к последовательной записи сначала в один, затем вдругой триггер причем с разностью Во времени, рав1 6 ной 0,5Т (половине периода тактовой частоты), Эта неодновремеиность saлиси позволяет элементу ИСКЛЮЧАЮЩЕЕ

ИЛИ 13 сформировать на своем выходе импульс положительной полярности, по длительности равный 0,5Т, Сдвиговый регистр 6 работает следующим образом, В исходном состоянии на его втором выходе установлен низкий логический уровень, на третьем выходевысокий логический уровень, на третьем выходе регистра 7, являющемся инверсным выходом сдвигового регистра 7, — также высокий логический уровень, на первых входах

i регистров 6 и 7 — низкий логический уровень; на втором входе регистра 6 установлены синхросигналы. Работа регистра 6 блокирована установкой по лер вому входу низко го логического уровня, Последовательный сдвиг единиц начинается с установки по первому входу высокого -логического уровня.

Распределитель 9 синхросигналов работает следующим образом, В исходном состоянии на вторых выходах регистров 6 и 7 установлены низкие логические уровни, на их треть" их выходах - высокие логические уров-г ни, на первом и втором выходах генератора 5 находятся парафаэные синхросигналы, Симметричность распределителя 9 позволяет сохранять парафаэность на втором — третьем выходах распределителя 9 и обеспечивать на первом выходе распределителя 9 в исходном состоянии высокий логический уровень. Так как второй и третий выходы регистра 6 являются соответственно прямым и инверсным его выходами, то при его переключении на втором выходе регистра 7 устанавливается высокий логический уровень, на его третьем выходе — низкий логический уровечь, что приводит к коммутации на втором и третьем выходах распределителя 9 синхросигнала, Поскольку этот сигнал парафазен синхросигналу с второго выхода генератора 5,. то в момент коммутации на втором и третьем выходах распределителя 9 устанавливается низкий логический уровень, после чего передним фронтом синхросигнала с второго выхода генератора 5 производится запись низких логических уровней в сдвиговые региет1594701 ры 6 и 7, одновременно с этим на первом выходе распределителя 9 вырабатывается сигнал низкого логического уровня. Запись в регистры 6 и 7 низких логических уровней переводит распределитель 9 .в исходное состояние. Симметричность построения рас"пределителя 9 синхросигналов позволяет аналогично срабатывать и при смене управления на втором и третьем выходах регистра 7, производя коммутацию синхросигналов с первого выхода генератора 5 на вход распредели." теля 9, 10!

Формула изобретения

1 ° Устройство дпя декодирования манчестерского кода, содержащее ге" 2р нератор тактовых импульсов, первый выход которого соединен с первым входом детектора перехода, выход которого соединен с С-входом первого триггера, второй вход детектора перехода 25 является входом устройства, выход второ го триггер а я вляет ся информационным выходом устройства, о т л и— ч а ю щ е е с я тем, что, с целью повышения точности декодирования и быстродействия устройства за счет сокращения времени регенерации и уменьшения флуктуации точки. регенерации, в устройство введены сдвиговые регистры, элемент И и распределитель синхросигналов, первый выход которого соединен с R-входом первого регистра, выход которого соединен с первыми входами пер во ro и второ го сдвиговых регистров, первые выходы кото- 4р рых соединены соответственно C первым и вторым входами элемента И, второй и третий выходы распределителя синхросигналов соединены с вторыми входами соответственно первого 45 и второго сдвиговых регистров, вторые выходы которых соединены соответ" ственно с первым и вторым входами распределителя синхросигналов, третий выход первого сдвигового регистра соединен с третьими входами второго сдвигового регистра и распределителя синхросигнала, . третий выход второго сдвигового регистра соединен с трет ьим входом перво го сдвигово го регистра и с четвертым входом распределителя синхросигналов, пятый вход распределителя синхросигналов под"

1 кпючен к первому выходу генератора тактовых импульсов, второй выход которого соединен с шестым входом распределителя синхроимпульсов и с третьим входом детектора переноса, первый вход которого объединен с D-входом третьего триггера, выход которого соединен с D-входом второго триггера, С-вход третьего триггера подключен к выходу детектора перехода, выход элемента И соединен с С-входом второго триггера и является выходом синхронизации устройства, 2 ° Устройство по п,1, о т л ич а ю щ е е с я тем, что детектор перехода выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и триггерах, выходы перво ro и второ го триггеров соединены соответственно с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом детектора, D-входы первого и второго триггеров объединены и являются первым " входом детектора, С-входы первого и второго триггеров являются соответственно вторым и третьим входами детектора.

3, Устроиство no n, 1, o T л zч а ю щ е е с я тем, что распределитель синхронизации выполнен на элементах И-HE выходы первого и второго элементов И-НЕ соединены соот-. ветственно с первым и вторым входами третьего элемента -HE выход которого соединен с первым входом четвертого элемента И-НЕ, выход которого явявляется первым выходом распределителя, выход третьего элемента является вторым выходом распределителя, выноды пятого и шестого элементов

И- НЕ соединены соответственно с первым и вторым входами седьмого элемента И-НЕ, выход которого является .третьим входом распределителя, первые входы второго и пятого элементов И-HE являются соответственно первым и вторым входами распределителя, первые входы первого и шестого элементов И-НЕ являются соответственно третьим и четвертым входами распределителя, вторые входы первого и пятого элементов И-НЕ объединены и являются пятым входом распределителя, вторые входы второго и шестого элементов И-НЕ объединены и являются шестым входом распределителя, 1594 701

1594701

7ю чу I Ьуумция m син ранииции (.е- .э.1 регеицюцои

Составитель Б,Ходов

Редактор О,Юрковецкая Техред Л.Олийнык Корректор С,Шевкун

Заказ 2838 Тираж 659 Подписное

БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., g. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101