Динамическое запоминающее устройство

Динамическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и позволяет упростить устройство записи и хранения импульсных потоков /ИП/. Цель изобретения - упрощение устройства. Запись ИП осуществляется посредством блока записи и секционированной линии задержки. Хранение ИП происходит в блоке идентичных динамических элементов памяти /ЭП/ под воздействием синхронизирующего СВЧ-колебания, подаваемого на ЭП с СВЧ-генератора. При записи в блок ЭП синхронизируется фаза фронта и спада каждого импульса в ИП. Анализ хранимого ИП производится блоком считывания, преобразователем время-код, блоком сравнения и компаратором. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1596396 А1 () 9) (I I) (5!)5 G 11 С 21/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4487151/24-24 (22) 26.09.88 (46) 30.09.90, Бюл. ¹ 36 (71) Научно-исследовательский институт прикладных физических проблем им. А.Н.Севченко (72) В.В.Кондратюк, В.И,Пранович и В,М.Лутковский (53) 681.327.6(088.8) (56) Малевич И.А. Методы и электронные системы анализа оптических процессов.

Минск: Изд. БГУ, 1981, с. 217.

Авторское свидетельство СССР № 1465914, кл. G 11 С 21/00, 1987. (54) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в блоках памяти информационно-вычислительных и информационно-измерительных систем, Цель изобретения — упрощение устройства.

На фиг. 1 приведена функциональная схема устройства; на фиг, 2 и 3- временные диаграммы.

Устройство (фиг. 1) содержит блок 1 записи, входы которого соединены с йнформационным входом 2, входом 3 записи и входом 4 стирания устройства, линию 5 задержки, источник 6 СВЧ-колебаний, распределитель 7 мощности, блок 8 считывания, формирователь 9 управляющих сигналов, блок 10 сравнения, компаратор 11, преобразователь 12 время — код, элементы 13, 14 и

15 памяти, каждый иэ которых содержит элементы ИЛИ-НЕ 16 и 17, пороговый эле(57) Изобретение относится к вычислительной технике и позволяет упростить устройство записи и хранения импульсных потоков(ИП).

Цель изобретения — упрощение устройства.

Запись ИП осуществляется посредством блока записи и секционированной линии задержки, Хранение ИП происходит в блоке идентичных динамических элементов памяти (ЭП) под воздействием синхронизирующего СВЧ-колебания, подаваемого на ЭП с

СВЧ-генератора. При записи в блок ЭП синхронизируется фаза фронта и спада каждого импульса в ИП. Анализ хранимого ИП производится блоком считывания, преобразователем время-код, блоком сравнения и компаратором. 3 ил. мент 18, выполненный на резисторе 19 и туннельном диоде 20, источник 21 опорного напряжения, формирователь 22 импульса, элемент 23 задержки и усилитель 24. Вход

25 формирователя 9 является входом считывания устройства.

Блок 8 считывания содержит элемент И

26, одновибраторы 27 и 28, схему 29 селекции, выполненную на элементе И 30 и триггере 31, идентичн ые по структуре селекторы

32 и 33, первый из которых выполнен на мультиплексоре 34, счетчике 35 и схеме 36 селекции. аналогичной схеме 29 селекции, Блок 1 записи содержит формирователь

37 импульсов и одновибраторы 38 и 39.

Компаратор 11 выполнен на 0-триггере с предустановкой 40 и элементе 41 задержки. Блок 10 сравнения выполнен на счетном триггере 42 и элементе И 43.

Шины 3 и 4 устройства подключены соответственно к входам одновибраторов 38 и

39, которые являются входом записи и вхо1596396 дом стирания блока 1, информационным входом которого является вход формирователя 37, управляющий вход которого соединен с выходом одновибратора 38, а выход является первым выходом блока 1, вторым выходом которого является выход одновибратора 39. Первый вход блока 8 считывания соединен с первым входом элемента И 26, выход которого соединен с входом одновибратора 27, выход которого соединен с вторым входом элемента И 26 и с являющимся входом схемы 29 селекции первым входом элемента И 30, второй вход которого подключен к выходу триггера 31, S-вход которо;

ro является устайовочным входом блока 8, а

R-вход объединен с выходом элемента И 30, который является выходом схемы 29 селекции и подключен к входу одновибратора 28, выход которого соединен с управляющим входом селектора 32 и 33, установочные входы которых подключены к аналогичному входу блока 8. Первый, второй и третий входы, а также адресные входы и вход уп равления мультиплексора 34 являются соответственно первым, вторым и третьим информационными, а также адресными и управляющими входами селектора 32. Выход мультиплексора 34 подсоединен к входу схемы 36 селекции и одновременно к счетному входу счетчика 35, S- и О-входы которого соединены соответственно с установочным и адресным входами селектора

32, а выход подключен к установочному входу схемы 36 селекции, выход которой является выходом селектора 32 и первым выходом блока 8, вторым выходом которого является выход селектора 33, Первый, второй, третий и адресные входы селектора 32 объединены с аналогичными входами селектора 33 и подключены соответственно к первому, второму, третьему и адресным входам блока 8 считывания, Входом компаратора

11 является R-вход триггера 40, который соединен через элемент 41 задержки с его

С-входом, а выход триггера 40 является выходом компаратора 11. Первый вход блока

10 сравнения соединен с прямым входом элемента И 43, инверсный вход которого соединен с вторым входом блока 10, а выход элемента И 43 подключен к входу триггера

42, выход которого является выходом блока 10 сравнения, Первый полюс резистора 19 и туннельного диода 20 являются соответственно входом и входом опорного напряжения порогового элемента 18, а их вторые полюсы объединены и являются одновременно выходом и синхронизирующим входом элемента 18, последний из которых является также синхронизирующим входом элемента 13 памяти. Выход источника 21 опорного напряжения подключен к входу опорного напряжения порогового элемента

18, выход которого соединен с входом формирователя 22, выход которого является вы5 ходом элемента 13 памяти и через элемент

23 задержки подключен к входу усилителя

24, выход которого соединен с первым входом элемента ИЛИ-НЕ 16, второй вход которого подключен к соответствующему

10 выходу секционированной линии 5 задержки, а выход соединен с первым входом элемента ИЛИ-Н Е 17, выход которого соединен с входом порогового элемента 18, а второй вход объединен с третьим входом элемента

15 ИЛИ-НЕ 16 и подключен к второму выходу блока 1 записи.

Аналогично организованы элементы 14 и 15 памяти. Первый выход блока 1 подключен к входу секционированной линии 5 за20 держки. Выход источника 6 СВ4-колебаний соединен с входом распределителя 7 мощности, выходы которого соединены с синхронизирующими входами соответствующих элементов 13, 14 и 15 памяти, выходы кото25 рых подключены соответственно к первому, второму и третьему входам блока 8, первый выход которого подключен к первому входу блока 10 и входу запуска преобразователя

12. а второй выход соединен с вторым входом

30 блока 10, входом компаратора 11 и стоп-входом преобразователя 12. Установочный и адресный входы блока 8 подключены к аналогичным выходам формирователя 9 управляющих сигналов, вход считывания кото35 рого соединен с шиной 25, а выход соединен с входом блокировки преобразователя 12.

Выходы компаратора 11 и блока 10 сравнения подключены соответственно к первому и второму входам формирователя 9 управляющих

40 сигналов, третий вход которого соединен с выходом преобразователя 12 время — код.

Пороговый элемент 18 выполнен в виде формирующего устройства на туннельном диоде с одним устойчивым состоянием.

45 Устройство работает следующим образом, В исходное состояние оно приводится по сигналу с входа 4, которым запускается одновибратор 39. Импульс одновибратора

50 39 с длительностью, превышающей период

То циркуляции элементов 13, 14 и 15, блокирует контур циркуляции, состоящий из элементов ИЛИ-НЕ 16 и 17, порогового. элемента 18, формирователя 22, элемента

55 23 задержки и усилителя 24. На выходах элементов 13, 14 и 15 устанавливается логический "0", В отсутствие импульсов на выходе элемента 13 одновибратор 27 находится в устойчивом состоянии с логическим уровнем "1" на выходе. На выходе одновибрато1596396

Т)Ч) " " " (1)

К . Т при нечетном N где N — количество элементов памяти (для устройства на фиг. 1 N = 3);

К вЂ” наименьшее из чисел 1, 2,..., обеспечиваемое быстродействием формирователя 37, Эти импульсы поступают на вход секционированной линии 5 задержки, которая состоит из (N — 1) одинаковых элементов с задержкой на каждом элементе Т,/N. С первого выхода линии 5 задержки импульсы поступают на второй вход элемента ИЛИНЕ 16 и записываются в контур циркуляции элемента 13 памяти. Аналогично происходит запись задержанных импульсных последовательностей в контуры циркуляции довательно через время Tc/N на входы элементов 14 (фиг. Зв) и 15 (фиг, Зг). Для элементов 14 и 15, Первый записанный импульс с выхода элемента 13 (фиг. 2д) через открытый элемент И 26 запускает одновибратор 27 (фйг. 2е), который закрывает элемент И 26 до возвращения на выход устройства на фиг. 1 N = 3. Если фронт импульса на входе элемента 13 совпадает во времени с сегментом l1 некоторого периода

Тс СВЧ-сигнала, где

I/ = Тс, N Тс J = 1,N, (2) 50 элемента 13 первого записанного импульса, который вновь запускает одновибратор 27. и процесс повторяется (фиг. 3e), Хранение потока импульсов в элементе то с этим периодом совпадают фронты им13 осуществляется в результате его непрерывного обращения в контуре циркуляции с периодом То =- nTc, где и — кратность синхронизации элемента 13. В стационарном пульсов, поступающих на элементы памяти с номерами (= 1 N+ 1-| и получаемых в результате размножения записываемого импульса линией 5 задержки(отсчет элементов памяти следует начинать с элемента, под55 режиме хранения длительность импульсов в потоке кратна Т

С выходов распределителя 7 на синхронизирующие входы элементов 13, 14 и 15 синфазно поступает СВЧ-сигнал с периодом То, который модулирует уровень порога элемента 18 и аналогичные пороговые уровни элементов 14 и 15 памяти.

Запись в элементы 13 — 15 потока импульсов с входа 2 (фиг. 2а) осуществляется по сигналу, который подается на вход 3 (фиг. 2б) и запускает одновибратор 38, выходной сигнал которого (фиг. 2в) открывает на время г < То — T формирователь

37, В результате на первом выходе блока 1 появляется сформированный формирователь 37 информационный поток стандартных импульсов (фиг. 2г) длительности

40 ме триггера Шмидта с устойчивым состоянием на туннельной ветви вольт-амперной характеристики диода 20, Переключение порогового элемента 18 г;риводит к синхронизации фронта и спада каждого импульса потока с фиксированной в пределах периода Т, фазой СВЧ-сигнала (фазой синхронизации). Так как фронт переключает элемент

18 из состояния "0" в "1", а спад — из состояния "1" в "0", то фазы синхронизации для каждого из этих переключений сдвинуты на

Т,/2, Следовательно, длительность импульсов, циркулирующих в элементах памяти

13 — 15, равна целому числу полупериодов

СВЧ-сигнала, Интервалы между импульсами равны целому числу периодов Т . Так как каждый из импульсов в элементе 13 сфазирован с синхронизирующим СВЧ-сигналом, то это ведет к деформации на выходе элемента 13 длительностей временных интервалов, сформированных на первом выходе блока t. Для повышения точности устройства на этапе записи формируется, а затем хранится в элементах памяти 13 — 15 позиционный код, который содержит информацию о фазе СВЧ-сигнала, отвечающей моменту поступления на выход блока 1 каждого импульса в потоке. Это позволяет при считывании уточнить фазу прихода каждого импульса в пределах периода Т СВЧ-сигнала и провести коррекцию длительности интервалов, считываемых с выхода элемента 13.

Режим формирования устройством по- зиционного кода„

Без ограничения общности под. периодом Т можно понимать временной интервал между ближайшими точками перехода

СВЧ-синусоиды через ноль (фиг. За}, в которых ее первые производные положительны.

Записываемый импульс потока поступает на вход элемента 13 (фиг. Зб) и далее после1596396

35 (4) + l — — 1 l прись<2+вЂ

N N

2 2 — 1 — +1 l прии 2+—

N N

2 2 для четных N u

t прии(1+

N — 1 N+1 ! +1 Д -1 (5)

2 при 1у )1 +

1 для нечетных N. При этом, если та= (К вЂ” ) Тс, то фронт импульса на входе элемента 13 памяти совмещается с первой половиной 50 сегмента I!, найденного по формуле (3), если

1 гав= {К+ — )Тс, то — с второй половиной этого сегмента.

Аналогично формируется позиционный код для каждого импульса, поступающего с выхода блока записи.

Восстановление длительности интервалов входного потока по записанной в элементах памяти информации состоит в входах элементов памяти с номерами = N + 2-),N совмещаются уже со следующим периодом СВЧ-сигнала (фиг.

Зг), Происходит запись каждого из импульсов в соответствующий элемент памяти. 5

Вследствие синхронизации на пороговом элементе 18 фронты импульсов в элементах памяти с номерами 1,И+Я оказываются жестко сфазированными с фазой синхронизации одного и того же периода 10

СВЧ-сигнала (фиг, Зд,е) и в режиме хранения синфазно повторяются на выходах этих элементов памяти. Синфазно, но со сдвигами на период Тс повторяются фронты импульсов на выходах элементов памяти с 15 номерами и -ь 2-J,N фиг. Зж1 Если импульсы на выходах элементов памяти с номерами от 1 до N синфазны, то считаем, что сдвиг происходит на выходе фиктивного (N+1)-го элемента памяти. Номер N + 2-J 20 элемента, на котором происходит описанный сдвиг, может служить кодом для номера

J сегмента l, Связьти J аается формупои

| = N + 2 — v, v = 2,N + 1, (3) что позволяет по номеру 1у уточнить в 25 пределах периода Тс до дискрета Тс/N фазу исходного импульса, поступившего на вход элемента 13.

Дополнительное уточнение фазы записанного импульса с точностью до дискрета 30

Tc/2N достигается за счет анализа длительноститр импульса позиционного кода на выходе R-ro элемента прамяти, где выделении и преобразовании интервалов времени в соответствии с алгоритмом считывания, введенным в формирователь 9.

Это осуществляется с помощью, блока 8 считывания, формирователя 9, преобразователя 12, компаратора 11 и блока 10 сравнения.

Па сигналу с входа 25 запускается алгоритм считывания, организованный в виде циклов считывания интервалов времени.

Любой импульс, хранимый в элементах памяти 13 — 15, однозначно определяется парой чисел (I; !), где — номер элемента памяти, в котором он записан, а — его порядковый номер в этом элементе по отношению к опорному импульсу, формируемому на выходе схемы 29 селекции.

Цикл считывания начинается с формирования в формирователе 9 двух пар чисел (1, !!) и (1, ),которые поступают на адресный вход блока 8 и определяют соответственно старт- и стоп-импульсы,. ограничивающие выделяемый интервал из потока, хранимого в элементе памяти 13.

Значение I = 1 поступает на адресный вход мультиплексора 34, а значение !! — на D-вход счетчика 35. Аналогично распределяются значения I =1 и lz в селекторе 33. Далееформирователь 9 формирует на управляющем входе преобразователя 12 сигнал разблокировки, а также импульс {фиг. 2ж), который подводится к установочному входу блока 8, воздействует на триггер 31 (фиг, 2з), открывающий, в свою очередь. элемент И 30. Импульсом одновибратора 27 элемент И 30 закрывается, и на выходе схемы 29 селекции формируется опорный импульс (фиг, 2и), привязанный к началу циркуляции в элементе 13 памяти.

Этим импульсом запускается одновибратор

28, управляющий сигнал которого длительностью То (фиг. 2к) поступает на управляющие входы селекторов 32 и 33, Старт-импульс, отвечающий значениям (1, I>), выделяется на выходе селектора 32 (фиг. 2л) в течение действия импульса одновибратора 28.

Аналогично выделяется стоп-импульс на выходе селектора 33 (фиг. 2м).

Селектор 32 работает следующим образом. На адресном входе мультиплексора 34 установлен код !, а в счетчике 35 по импульсу с установочного входа блока 8 записано значение !, По сигналу одновибратора 28 временной поток I-го элемента памяти с выхода мультиплексора 34 поступает на счетчик 35 и схему 36 селекции. При досчете до единицы счетчик 35 устанавливает схему 36 селекции, на выходе которой выделяется импульс с номером I. Временной интервал Т между выделенными старт- и стоп-импульсами преобразуется преобразователем 12 в код, 1596396

5

15

50

55 который поступает в формирователь 9, после чего преобразователь 12 блокируется до следующего цикла считывания.

Анализ фазы старт-импульса относительно СВЧ-сигнала осуществляется в продолжение цикла считывания за N шагов..На

1-ом шаге (i = 1,N) формирователь 9 формирует две пары чисел (1, I>) и (I, I1), поступающих на адресный вход блока 8, который аналогично описанному выше выделяет на своем первом выходе старт-импульс (1,!1), а на втором выходе старт-импульс (I, I>). Импульс с первого выхода блока 8 поступает на прямой вход элемента ИЛИ 43, на инверсный вход которого поступает импульс с второго выхода блока 8, и если он задержан по отношению к импульсу на прямом входе элемента ИЛИ 43, то на выходе последнего отрабатывается импульс, который поступает на вход триггера 42. Состояние триггера

42 фиксируется на каждом шаге в формирователе 9. По последовательности этих состояний за N шагов формирователь 9 выделяет номер элемента памяти, на котором возникает первый сдвиг сравниваемых импульсов, что позволяет, согласно (2) и (3), уточнить фазу старт-импульса с точностью до дискрета Тс/N, Дальнейшее уточнение фазы старт-импульса до половины дискрета

Tc/N происходит в результате вычисления в формирователе 9 по формулам (4 — 5) значения R, формирования пары чисел (R, I<), поступающих на адресный вход блока 8,. который выделяет на своем втором выходе старт-импульсы (R, Ii), длительность rR которых анализируется в компараторе 11.

Для этого импульс с второго выхода блока 8 поступает на R-вход и через элемент 41 с задержкой К Т на С-вход триггера 40, на

0-входе которого зафиксирован уровень "1".

Если тя . К Тс, на выходе триггер а 40 устанавливается состояние "О", в противном случае "1". Анализ этого состояния в формирователе 9 позволяет уточнить фазу старт-импульса до дискрета Tc/2N.

Аналогично старт-импульсу осуществляется анализ фазы стоп-импульса относительно СВЧ-сигнала.

В результате одного цикла считывания в формирователе 9 фиксируются измеренная преобразователем 12 длительность Т временного интервала, равная целому числу) периодов Т; номера ib и Л2 дискретов Тс/2N, пронумерованных в пределах периода Тс от 1 до 2N, с которыми совместились старт- и стоп-импульсы соответственно, По формуле

Л2 — Л1 Т2

2N ) 2N формирователь 9 восстанавливает требуемый интервал Т с точностью - Tc/2N.

На этом один цикл считывания заканчивается и формирователь 9 переходит к следующему циклу. Число циклов считывания равно числу записанных в элементе 13 интервалов времени, При попытке считать интервал времени, следующий за последним записанным в элементе 13, происходит переполнение преобразователя 12, с его выхода поступает сигнал переполнения, формирователь 9 фиксирует окончание всех циклов считывания.

Формула изобретения

Динамическое запоминающее устройство, содержащее источник СВЧ-колебаний, выход которого соединен с входом распределителя мощности, блок записи, информационный вход, вход записи и вход сти ра ния кото рого я вля ются соответствующими входами устройства, линию задержки, вход которой соединен с первым выходом блока записи, блок считывания, первый выход которого соединен с первым входом блока сравнения и входом запуска преобразователя время — код, формирователь управляющих сигналов, вход считывания которого является входом считывания устройства, компаратор, выход которого соединен с входом запрета формирователя управляющих сигналов, вход запуска которого соединен с выходом блока сравнения, второй вход которого соединен с входом компаратора и с вторым выходом блока считывания, установочный и адресный входы которого. соединены с первым и вторым выходами формирователя управляющих сигналов. выход преобразователя время.— код соединен с входом переполнения формирователя управляющих сигналов, выход которого соединен с входом блокировки преобразователя время — код, стоп-вход которого соединен с вторым выходом блока считывания, элементы памяти, каждый из которых состоит из формирователя импульса, элемента задержки, вход которого подключен к информационному входу блока считывания, выход элемента задержки соединен с входом усилителя. выход которого подключен к первому входу первого элемента ИЛИ-НЕ, второй вход которого соединен с соответствующим выходом линии задержки,. и порогового элемента, вход опорного напряжения которого соединен с выходом источника опорного напряжения, синхронизирующий вход порогового элемента соединен с соответствующим выходом распределителя мощности, о т л и ч а ю щ е1596396

12 а

8 е с я тем, что, с целью упрощения устройства, в каждый элемент памяти введен второй элемент ИЛИ-НЕ, выход которого соединен с информационным входом порогового элемента, выход которого соединен с входам 5 формирователя импульса, выход которого соединен с входом элемент задержки, первый вход второго элемента ИЛИ-НЕ подключен к выходу первого элемента ИЛИ-НЕ, третий вход которого и второй вход второго элемента ИЛИ-НЕ объединены и подключены к второму выходу блока записи, 1596396

Составитель В,Фокина

Техред M,Ìoðãåíòàë Корректор М.Самборская

Редактор К.Крупкина

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 2913 Тираж 485 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5