Устройство фазирования по циклам

Устройство фазирования по циклам

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи может быть использовано в системах передачи данных, а также в системах избирательного и циркулярного вызова абонентов. Целью изобретения является повышение точности синхронизации. Устройство фазирования по циклам содержит первый и второй регистры 1 и 2 сдвига, формирователь 3 сигнала обратной связи, дешифратор 4, второй дополнительный дешифратор 5, счетчик 6 импульсов, дополнительный счетчик 7 импульсов, делитель 8 частоты, первый дополнительный дешифратор 9, коммутатор 10, первый и второй D-триггеры 11 и 12, дополнительный D-триггер 13, RS-триггер 14, сумматор 15 по модулю два, второй и третий элементы И 16 и 17, первый элемент И 18, второй и третий дополнительные элементы И 19 и 20, первый дополнительный элемент И 21, первый, второй, третий и четвертый элементы ИЛИ 22-25, элемент НЕ 26. Осуществляя фазирование по циклам при передаче данных по каналам низкого качества с помощью предлагаемого устройства путем, например, трехкратного произвольного выделения зачетного участка, длина каждого из которых составляет, например, 10 разрядов, повышают точность выделения цикловой фазы по сравнению с известным устройством (осуществляющим фазирование по методу зачетного участка, на котором не допускается ошибок). 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1601773 А 1 (5l)5 Н 04 1 7/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4621804/24-09 (22) 19.12.88. (46) 23.10.90. Бюл. № 39 (72) В.Д. Русаков, В.И. Петрович и Н.Ф. Логвиненко (53) 621.394.662 (088.8) (56) Авторское свидетельство СССР № 684758, KJI. Н 04 L 7/08, 1978.

Авторское свидетельство СССР № 944137, кл. Н 04 1 7/08, 1981. (54) УСТРОЙСТВО ФАЗИРОВАНИЯ ПО

ЦИКЛАМ (57) Изобретение относится к электросвязи и может быть использовано в системах передачи данных, а также в системах избирательного и циркулярного вызова абонентов, Целью изобретения является повышение точности синхронизации. Устройство фазирования по циклам содержит первый и второй регистры 1 и 2 сдвига, формирователь 3 сигнала обратной связи, дешифратор 4, второй дополнительный дешифратор 5, счетчик

6 импульсов, дополнительный счетчик 7 импульсов, делитель 8 частоты, первый дополнительный дешифратор 9, коммутатор 10, первый и второй D-триггеры 11 и 12, дополнительный D-триггер 13, RS-триггер 14, сумматор 15 по модулю два, второй и третий элементы И 16 и 17, первый элемент И 18, второй и третий дополнительные элементы

И 19 и 20, первый дополнительный элемент

И 21, первый, второй, третий и четвертый элементы ИЛИ 22 — 25, элемент НЕ 26. Осуществляя фазирование по циклам при передаче данных по каналам низкого качества с помощью предлагаемого устройства путем, например, трехкратного произвольного выделения зачетного участка, длина каждого из которых составляет, например, 10 разрядов, повышают точность выделения цикловой фазы по сравнению с известным устройством (осуществляющим фазирование по методу зачетного участка, на котором не допускается ошибок). 1 ил.

1601773.Изобретение относится к области электросвязи и может быть использовано в системах передачи данных, а также в системах избирательного и циркулярного вызова абонейтов.

Целью изобретения является повышение точности синхронизации.

На чертеже представлена структурная электрическая схема устройства фазировании по циклам.

Устройство содержит первый 1 и второй

2 !регистры сдвига, формирователь 3 сигнала обратной связи, дешифратор 4, второй дополнительный дешифратор 5, счетчик 6 и !пульсов, дополнительный счетчик 7 импульсов, делитель 8 частоты, первый дополнительный дешифратор 9, коммутатор 10, первый 11 и второй 12 D-триггеры, дополнительный D-триггер 13, RS-триггер 14, сумматор 15 по модулю два, второй 16 и третий

l7 элементы И, первый элемент И !8, второй 19 и третий 20 дополнительные элементы

И, первый дополнительный элемент И 21, первый 22, второй 23, третий 24 и четвертый 25 э.цементы ИЛИ, элемент НЕ 26.

Устройство фазирования по циклам работает следующим образом.

При включении напряжения питания на вход начальной установки устройства фазирования по циклам формируется сигнал обнуления, который является сигналом начальной установки (НУ) элементов памяти в исходные состояния.

Независимо от того, посту. пает ли на устройство фазирования по циклам входная йоследовательность или нет, до прихода сигнала «Пуск» на вход сигнала «Пуск» устройства фазирования по циклам счетчик

6 находится в нулевом состоянии, так как на его счетный вход импульсы не поступают.

С выхода дополнительного D-триггера 13 на третий дополнительный элемент И 20 подается сигнал логического нуля, который его закрывает и не пропускает на счетный вход счетчика 6 импульсы тактовой частоты с тактового входа устройства фазирования по циклам. При этом второй дополнительный элемент И 19 также закрыт сигналом логического нуля, формируемым дополнительным D-триггером 13.

На информационном (D) входе второго регистра 2 присутствует сигнал логического нуля. Под действием импульсов тактовой частоты второй регистр 2 заполняется нулями, после чего второй дополнительный дешифратор 5 сформирует через четвертый элемент ИЛИ 25 на информационный вход второго регистра 2 сигнал логической единицы, что позволяет исключить ложное фазирование при поступлении на вход устройства фазирования по циклам нулевой последовательности.

Так как коммутатор !О (после установки исходного состояния) пропускает на информационный D-вход первого регистра l сиг10

55 нал с выхода второгс регистра 2 и не пропускает пока сигнала с выхода формирователя 3, то первый регистр 1 не формирует кодовой последовательности, идентичной фазирующей, передаваемой с передающей стороны.

Поскольку с выходов первого l и второго

2 регистров на сумматор 15 поступают не одинаковые сигналы, то последний формирует сигнал неравенства (логическую единицу), под действием которого обнуляется счетчик 6.

После прихода сигнала «Пуск» íà S-вход дополнительного D-триггера 13 последний переключается в состояние логической единицы. Теперь входная информация (фазирующая последовательность) проходит через второй дополнительный элемент И 19 и четвертый элемент ИЛИ 25 на информационны и вход второго регистра 2, с выхода и-го разряда которого она проходит через коммутатор 10 на информационный вход первого регистра l. До тех пор, пока с выходов первого 1. и второго 2 регистров формируются разные цифровые последовательности, сумматор 15 формирует на каждый бит входной информации сигнал неравенства (логической единицы). При совпадении этого сигнала с импульсом тактовой последовательности на втором элементе И 16 с выхода последнего через третий элемент

ИЛИ 24 на установочный вход нуля счетчика 6 формируется, сигнал обнуления.

В случае побитного совпадения цифровых последовательностей, поступающих на первый и второй входы сумматора 15, последний формирует сигнал логического нуля, который через элемент HE 26 поступает на второй вход третьего элемента И 17, на первый вход которого через открытый третий дополнительный элемент И 20 подаются импульсы тактовой частоты.

В результате с выхода третьего элемента И 17 на счетный вход счетчика 6 формируются импульсы. Если формируемый счетчиком 6 интервал оказывается меньше зачетного (заданного), например равного 10, то на его установочный вход (при несовпадении информации) выдан сигнал обнуления, после чего начинается новый отсчет счетчиком 6, При поступлении на вход счетчика 6 десяти импульсов подряд он сформирует сигнал на счетный вход делителя 8 и на тактовый вход второго D-триггера 12, который переключается в состояние логической единицы. Теперь им пульсы тактовой частоты через открытые третий дополнительный элемент И 20 и первый элемент И 18 поступают на счетный вход дополнительного счетчика 7.

В случае выявления с помощью счетчика 6 и делителя 8, например трех зачетных интервалов (причем эти интервалы могут быть в различных сочетаниях: идти подряд без промежутков или с одним промежутком, 1601773 или с двумя и т.д.) с выхода первого дополнительного элемента И 21 на S-вход RS-триггера 14 поступает сигнал. RS-триггер 14 переключается в единичное состояние.

Сигнал логического нуля, формируемый с инверсного выхода RS-триггера !4, зап ре.цает прохождение входной последовательности, а сигнал логической единицы, формируемый с пря мого выхода R S-три ггера 14, разрешает прохождение сигнала с выхода формирователя 3 через коммутатор

10 на информационный вход первого регистра 1.

Таким образом, устройство фазирования по циклам замыкается на себя, т.е. оно формирует свою цифровую последовательность, идентичную полностью передаваемой фазирующей последовательности.

При появлении на выходах первого регистра 1 комбинации, означающей конец фазирования, дешифратор 4 выделяет ее и формирует сигнал на тактовом входе первого D-триггера 11. Так как на информационном D-входе первого D-триггера 11 присутствует сигнал логической единицы, поступающий с RS-триггера 14, то первый

D-триггер 11 переключается в состояние логической единицы. Сигнал с выхода первого D-триггера 11, означающий конец фазирования, поступает на тактовый вход дополнительного D-триггера 13. По фронту этого сигнала дополнительный D-триггер 13, на информационный вход которого подан сигнал логического нуля, переключается в состояние логического нуля и запрегцает прохождение входной информации через второй дополнительный элемент И 19 и импульсов тактовой частоты через третий дополнительный элемент И 20.

В случае отсутствия комбинации, означающей конец фазирования, или невыявления трех зачетных интервалов за время одного цикла фазирования, длину которого определяет дополнительный счетчик 7 совместно с первым дополнительным дешифратором 9, с выхода последнего через первый элемент ИЛИ 22 на R-вход второго D-триггера 11 и далее через второй элемент ИЛИ

23 на установочный вход дополнительного счетчика 7, а также на установочные входы нуля первого D-триггера 11 и RS-триггера

14 и делителя 8 и через элемент ИЛИ 22 на счетчик 6 поступает сигнал обнуления.

Устройство фазирования по циклам продолжает осуществлять фазирование, но уже в новом цикле. Длина цикла определяется максимальным периодом непрйводимого многочлена {циклического полинома), используемого для циклового фазирования. Первый дополнительный дешифратор 9 декодируег комбинацию двоичного кода числа, соответствующего максимальному периоду с учетом выделения первого зачетного интервала, входящего в цикл фазирования.

55 дополнительный ., смеHT И и четвертый элемент ИЛИ, выход которого подсоединен к информационному входу второго регистра сдвига, а та кжс второй дополнительный дешифратор, элемен-, КЕ и третий дополнительный элемен И. неpBbIH Bxoä которого подключен к Bblxoäó дополнительнОго D-триггера, при этом выходы разрядов втооого регистра сдвига подсоединены к соответствующим входам второго дополнительного дешифратора, выход которого подсоединен к второму входу четвертого элемента ИЛИ, выход коммутатора подсоединен к информационному входу первого регистра сдвига, тактовый вход которого подключен к тактовому входу второго регистра сдвига и второму входу третьего дополнительного элемента И, выход которого подсоединен к второму входу первого элемента И, выход которого подсоединен к счетному входу дополнительного счетчика импульсов. выход сумматора по модулю два подсоединен непосредственно и через элемент НЕ соответстВ случае обнаружения расфазирования (например, из-зг прерывания передачи информации) процесс фазнрования осуществляется заново. начиная с прихода сигнала

«Пуск».

Ф; рмула изобретения

Устройство фазирования по циклам, содержащее последовательно соединенныс первый регистр сдвига, дешифратор н первый

D-триггер, последовательно соединенные формирователь сигнала обратной связи и сумматор по модулю два, последовательно соединенные второй D-триггер и первый элемент И, а также второй и третий элемен15 ты И, первые входы которых подключены к второму входу первого элемента И, счетчик импульсов, делитель частоты и второй регистр сдвига, выход которого подсоединен и второму входу сумматора по модулю ,jBB, входы формирователя сигнала обратной связи подключены и соответствующим выходам первого регистра сдвига, à R-вход первого D-триггера подключен к входу установки нуля делителя частоты, отличающееея тем, что, с целью повышения точности

25 синхронизации, введены последовательно соединенные первый дополнительный элемент И. RS-триггер и коммутатор, первый

H BTOPOH ИифОРМ LIHOHHbl(BXO,BI подключены соотBeTcTB но к выходу формирователя сигнала обрат;юй связи и соот30 ветствуloILIE. му выходу второго регистра сдвига, последовательно соединенные дополнительный счет .нк импульсов, первый 3ополнительный дешифратор и первый, втор(.й и третий элем(HTBI И.!И, выходы ко орых подключены соответственно к R-входу второ35 го D-триггсра и входам установки пуля дополнительнюг() счетчика им п .!ьсов н счеTчика импульсов, последовательно соединенные дополнительный 1)-триггер, B ropoII

1601773

Составитель В. Орлов

Редактор Н. Бобкова Техред А. Кравчук Корректор О. Кравцова

Заказ 3279 Тираж 527 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Г(атент», r Ужгород, ул. Гагарина, 101 венно к вторым входам второго и третьего элементов И, выходы которых подсоединены

Соответственно к второму входу третьего

Элемента ИЛИ и счетному входу счетчика импульсов, выход которого подсоединен к тактовому входу второго D-триггера и такТовому входу делителя частоты, первый и второй выходы которого подсоединены соответственно к первому и второму входам первого дополнительного элемента И, пря111ой выход RS-триггера подсоединен к другому управляющему входу коммутатора и

0-входу первого D-триггера, прямой выход которого подсоединен к тактовому входу дополнительного D-триггера, D-вход, R-вход и S-вход которого подключены соответственно к общему проводу питания, второму входу первого элемента ИЛИ и второму входу второго элемента ИЛИ, выход которого подсоединен к R-входам первого Dтриггера, я RS-триггера, à D-вход второго

D-триггера подключен к источнику сигнала

«1», причем второй вход второго дополнительного элемента И, S-вход и R-вход дополнительного D-триггера, второй вход третьего дополнительного элемента И и выход первого D-три ггера являются соответственно информационным входом, входом сигнала «Пуск», входом начальной установки, тактовым входом и выходом устройства.