Устройство для управления обменом процессора с памятью

Устройство для управления обменом процессора с памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения систем с быстродействующей памятью большой информационной емкости и является усовершенствованием устройства по а.с. N 1488816. Целью изобретения является расширение области применения. Устройство содержит первый, второй счетчики адреса 1, 2, триггер 3, генератор 4 импульсов, первый, второй блоки памяти 5, 6, распределитель 7 импульсов, первый, второй блоки элементов И 8, 9, с первого по четвертый элементы И 10-13, первый, второй блоки элементов ИЛИ 14, 15, первый, второй, третий элементы задержки 16, 17, 18, первый, второй дешифраторы 20, 21, границ формата первую, вторую группы переключателей 22,23, элемент ИЛИ 26, счетчик 27 импульсов, третью группу переключателей 28, дешифратор 29 окончания посылки. Устройство обеспечивает работу процессора с двумя блоками памяти с формированием прерывания по окончании сеанса обмена. 1 ил.

„„Я0„„1603

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А2 щ) С 06 Г 13/00 ИКЮй, .:;

7Н0- ТЕКВ :- :-,.

БЛМОТЕ.:, ОПИСАНИЕ ИЗОБРЕТЕНИ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н ASTGPGHOMV СВИДЕТЕЛЬСТВУ (61) 1488816 (21) 4448924/24-24 (22) 27.06.89 (46) 30.10 ° 90. Бюл. 9 40, ; (72) В.EI.Áåññìåðòíûé, В.В.Сбориков и Г.З.Теодорович (53) 681.3(088.8) (56) Авторское свидетельство СССР

Р 1488816, кл. С 06 F 13/00, 1987. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБNEH0M ПРОЦКССОРА С ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано для построения систем с быстродействующей памятью большой информационной емкости и является усовершенствованием устройства по а.с. Р 1488816. Целью изобретения является расширение области при2 менения. Устройство содержит первый, второй счетчики адреса 1, 2, триггер 3, генератор 4 импульсов, первый, второй блоки памяти 5, 6, рас- пределитель 7 импульсов, первый,второй блоки элементов И 8, 9, с первого по четвертый элементы И 10-13, первый, второй блоки элементов ИЛИ

14, 15,.первый 16, второй 17, третий 18 элементы задержки, первый, второй дешифраторы 20, 21 границ формата, первую, втурую группы переключателей 22, 23, элемент ИЛИ 26, счетчик 27 импульсов, третью группу переключателей 28, дешифратор 29 окончания посылки. Устройство обеспечивает работу процессора с двумя блоками памяти с формированием прерывания по окончании сеанса обмена.

1 ил.

1603393

Изобретение относится к вычислительной технике, может быть использовано для построения систем с быстродействующей памятью большой информационной емкости и является дополнительным к авт.св. Ф 1488816.

Целью изобретения является расширение области применения за счет формирования сигналов границы формата изображения информационной посылки и ее окончания.

На чертеже представлена структурная схема устройства.

Устройство содержит первый 1 и второй 2 счетчики адреса, триггер 3, генератор 4 импульсов, первый 5 и второй 6 блоки памяти,распределитель 7 импульсов, первый 8 и второй 9 блоки элементов И, первый 10, второй - 11, третий 12 и четвертый 13 элементы И, первый 14 и второй 15 блоки элементов ИЛИ,первый 16, второй 17 и третий 18 элементы задержки, вход 19 устройства длн подключения выхода запуска процессора, первый 20 и второй 2" дешифраторы границ формата, первую

22 и вторую 23 группы переключателей, выход 24 дешифратора 20, выход 25 дешифратора 21, элемент

ИЛИ 26, счетчик 27 импульсов, третью группу переключателей 28, дешифратор 29 окончания посылки.

Устройство работает следующим образом.

Информация, записываемая в блоки 5 и 6 памяти, стробируется сигналом запуска, поступающим на вход

19, и при необходимости может быть синхронизирована импульсами частоты записи с выхода генератора 4.

Сигнал запуска используется также для начальной установки счетчиков

1, 2 и 27.

Информация, подлежащая записи, устанавливается на информационных входак .блоков 5 и 6, а запись производится параллельно, например байтами.

Единичное положение триггера 3 соответствует режиму записи в блок

5 памяти и режиму считывания для блока 6 памяти.

В режиме записи информации, например, в блок 5 импульсы частоты записи, пройдя через элемент 16 задержки и открытый триггером 3 элемент И 10, поступают также на элемент 17 задержки.

Время срабатывания элемента 17 задержки меньше времени срабатывания элемента 16, поэтому на входы чтения-записи импульс частоты записи поступает раньше по отношению к сигналу на входах выборки блоков памяти, что является необходимым требованием в режиме записи для блоков 5 и 6.

Окончание импульсов обращения к входам чтения-записи и выборки происходит одновременно, так как по окончании импульса записи вь1ход элемента 16 задержки отключается от входа выборки с помощью закрытого элемента И 12, управляемого импульсами частоты записи, а время срабатывания элемента 17 задержки. равно времени срабатывания элементов И 12 и ИЛИ 14 в цепи входов выборки блоков памяти.

В режиме считывания информация из блоков 5 и 6 памяти выбирается последовательно с помощью распределителя 7,который через соответствующие блоки элементов И 8.или 9, управляемые триггером 3, формирует поочередное обращение к входам выборки блоков памяти через соответствующие элементы ИЛИ 14 или 15.

Смена адреса в блоках 5 и 6 памяти происходит с помощью соответствующего счетчика 1 или 2 по последнему импульсу„ например восьмому, с выхода распределителя 7, который поступает на вход счетчика 1 или 2 с выхода соответствующего элемента ИЛИ

14 или 15.

С помощью переключателей 22 и 23

I на входах дешифраторов 20 и 21 устанавливаются коды ожидаемых размеров формата информации и, когда код адреса в счетчиках 1 и 2 совпадает с установленным кодом на.переключателях 22 и 23, дешифраторы 20 и 21 выgator импульс границы формата: количе- ство этих импульсов нодсчитывется счетчиком 27. Переключателем 28 устанавливается код ожидаемого размера посылки и, когда он совпадает с кодом счетчика 27, на выходе дешифратора 29 формируется сигнал окончания посылки, которым заканчивается про» . цесс обмена.

Составитель С.Бурухин

Редактор Т.Лазоренко Техред Л.Сердюкова Корректор Л.Бескид

Заказ 3386

Подписное

Тираж 567

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðoä, ул. Гагарина,101

5 160339

Ф о р м у л а и з о б р е т е н и я

Устройство для управления обменам процессора с памятью по авт.св.

Р 1488816, о т л и ч а ю щ е е с я

5 тем, что, с целью расширения области применения, в него введены элеменг РЛЛ, первый, второй дешифраторы границ формага„ счетчик импульсов, первая, вторая, третья группы переключателей и дешифратор окончания посылки, причем прямой выход триггера подключен к и-му входу первого дешифратора границ формата, инверсный выход триггера соединен с и-м входом второго дешифратора границ формата, выходы первого, второго счетчиков адреса соединены соответственно с первыми контактами переключателей первой, второй групп, 2О вторые контакты которых соединены с шиной единичного потенциала устройства, i-й (i = 1,...,n-1) переклю3 6 чающий контакт переключателей первой, второй групп соединены соответственно с i-ми входами первого, второго дешифраторов границ формата, выходы которых соединены соответственно с первым, вторым входами элемента ИЛИ, выход которого сс единен со счетным входом счетчика импульсов, выходы которого соединены с первыми контактами переилючателей третьей группы, вторые контакты и переключающие контакты которых соединены соответственно с ши" ной единичного потенциала устройства и с входом дешифратора окончания посылки, выход которого соединен с выходом устройства для подключения к входу прерывания процессора, вход сброса счетчика импульсов является входом устройства для подключения к выходу запуска процессора.