Устройство для приема сигналов, закодированных с избыточностью

Устройство для приема сигналов, закодированных с избыточностью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике и может быть использовано в системах передачи информации. Цель изобретения - повышение достоверности приема информации. Устройство содержит блок 1 фазовой автоподстройки, синхронизатор 2, первый 3 и второй 13 решающие блоки, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управления, формирователь 7 сигналов, элемент 8 задержки, блок 9 свертки, блок 10 сравнения, блоки 11, 12 ключей, интеграторы 14, 22, аналоговый элемент 15 памяти, формирователь 16 пороговых уровней, счетчик 17 импульсов, кодер 18, модулятор 19, вычитатель 20, умножитель 21, пороговый элемент, управляемый усилитель, регистр. Устройство позволяет обрабатывать двукратные повторы передаваемой информации и оценивать результат работы декодирования. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51)5 С 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСМОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (61) 1265827 (21) 4626228/24-24 (22) 26. 12.88 (46) 07. 11. 90, Бюл. ¹ 41 (72) И. Б.Давыдов, А. В. Товарницкий, А.Н.Габелко, В.Н.Гапоненко, .С.И.Несин и В.С.Скляров

;(53) 621.398(088.8) (56) Авторское свидетельство СССР, № 1265827, кл. r, 08 С 19/28, 1985.

I (54) УСТРОЙСТВО ДЛЯ ПРИЕМА СИГНАЛОВ,,ЗАКОДИРОВАННЫХ С ИЗБЫТОЧНОСТЬЮ (57) Изобретение относится к технике связи и может быть использованов системах передачи информации. Цель изобретения - повышение достоверности приема информации. Устройство

„„SU„„1605275 A 2

2 содержит блок 1 фазовой автоподстройки, синхронизатор 2, первый 3 и второй 13 решаюшие блоки, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управления, формирователь 7 сигналов, элемент 8 задержки, блок 9 свертки, блок 10 сравнения, блоки 11, 12 ключей, интеграторы 14, 22, аналоговый элемент

15 памяти, формирователь .16 пороговых уровней счетчик 17 импульсов, кодер 18, модулятор 19, вычитатель 20, умножитель 21, пороговый элемент, управляемый усилитель, регистр.

Устройство позволяет обрабатывать двукратные повторы передаваемой информации и оценивать результат работы декодирования. 1 з.п. ф-лы. 3 ил. г

- Запрос"

1605215

Изобретение относится к технике связи, может быть использовано в системах передачи данных и является усовершенствованием устройства по авт.св. Р 1265827.

Цель изобретения — повышение достоверности приема информации за счет двухкратного повторения передаваемой информации и более полного использования избыточности сообщений.

На фиг. 1 представлена функциональная схема устройства для приема сигналов, закодированных с избыточностью; на фиг.2 — структурная схема блока управления устройства; на фиг.3 — структурная схема формирователя гипотетических сигналов.

Устройство содержит блок 1 фазовой автоподстройки частоты,синхронизатор 2, первый решающий блок 3, детектор 4 качества, формирователь

5 гипотетических сигналов, блок 6 управления, формирователь 7 сигналов, элемент 8 задержки, блок 9 свертки, 25 блок 10 сравнения, дополнительный блок 11 ключей,. блок 12 ключей,второй решающий блок 13, интегратор 14, аналоговый элемент 15 памяти, формирователь 16 пороговых уровней, счетчик 17 импульсов, кодер 18, модуля- тор 19, вычитатель 20, умножитель

21, дополнительный интегратор 22, пороговый элемент 23, управляемый усилитель 24, регистр 25.

Блок 6 управления (фиг.2) содержит дешифратор 26 маркера (суперцикла), синхронизатор 27, цифроаналоговый преобразователь 28. Первый 29 и второй

30 пороговые блоки и ключи 31 на 40 фиг. 1-3 не показаны.

Вариант технической реализации формирователя 5 гипотетических сигналов представлен на фиг.3. В состав формирователя 5 входят счетчик 5.1 стираний, ключи 5.2, дешифратор 5.3, схемы ИЛИ 5.4, логические схемы, состоящий из элементов И 5.5, НЕ 5.6, ИЛИ 5.7, НЕ 5.8, И 5,9, сдвигающие регистры 5.10 и модуляторы 5.11.

Формирователь сигналов предназначен для формирования интервала интегрирования, может быть реализован на основе регистра циклического сдвига на два разряда (при использовании

55 двухкратного повторения). В начальный момент времени по сигналу с третьего выхода блока управления записывается логическая "1", а во второй— логический "0". Сдвиг информации по регистру происходит по сигналу Конец цикла" (конец кодовой комбинации) с второго выхода блока управления.

При считывании "1" из первого разряда во второй одновременно с записью сигнал подается на первый управляющий вход интегратора, а при считывании "1" из второго разряда и записи в первый разряд — на второй управляющий вход интегратора.

Регистр предназначен для хранения

К информационных разрядов, которые поступают с выхода второго решающего блока, и выдачи их на выход устройства.

Кодер предназначен для приведения избыточности обработанных кодовых комбинаций с выхода второго решающего блока к избыточности входных кодовых комбинаций, модулятор — для преобразования обработанных в устройстве сигналов к виду канальных, вычитатель для определения различия непрерывных канального и регенерированного сигналов, а умножитель — для возведения в квадрат сигнала с выхода блока вычитания.

Дополнительный интегратор предназначен для накопления энергии разности двух повторов кодовой комбинации, пороговый элемент †.для сравнения уровня сигнала с выхода интегратора с установленным порогом, синхронизатор предназначен для синхронизации работы устройства, а блок фазовой автоподстройки частоты — для формирования опорного колебания.

Устройство работает следующим образом.

Передача информации осуществляется двоичными сигналами путем формирования информационных посылок, состоящих из нескольких повторов. Уровень, поступающих на вход устройства искаженных помехами двоичных сигналов, меняется в зависимости от коэффициента передачи канала связи.

Первый решающий блок 3 принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала связи t и ошибается тем чаще, чем интенсивней помехи в канале связи и чем меньше его коэффициент передачи. Одновременно с работой решающего блока 3 детектор 4 качества принимает решение о надежности принятия решения блоком 3 по каж05275

5 !6 дому элементу кодовой комбинации. В начальный момент времени блок 6 управ ления по принятой двоичной последовательности специальной конфигурации с выхода решающего блока 3 и сигналам детектора 4 качества определяет границы кодовых слов (цикл), что соответствует появлению на его выходах сигналов, определяющих начало и конец обрабатываемых кодовых слов вторым решающим блоком 13, формирователем

5 гипотетических сигналов, блоком 12 ключей, блоком 9 свертки, формирователем 7 сигналов, кодером 15 и счетчиком 17 импульсов.В начальный момент времени блок 6 управления одновременно по приходу первого элемента кодовой комбинации выдает сигнал на сброс регистра 25 и начала работы формирователя сигналов, который в свою очередь определяет начало и конец работы интегратора 19. Блок 6 управления (фиг.2) работает следующим образом. Войдя в синхронизм синхронизатор 27 на длине кодового слова выдает цнкловой сигнал на первый вы-ход блока 6 управления и внутри блока 6 на дешифратор маркера 26 и ключ

31. Дешифратор 26 выдает сигнал на четвертый выход блока 6, определяющий начало передачи новой кодовой комбинации; Цифроаналоговый преобразователь 28 по сигналу окончания

1-ro повтора в аналоговой форме представляет на пороговые элементы

29 и 30 число накопленных на длине посылки стираний. Значение пороговой величины первого порогового элемента

29 равно значению корректирующей способности кода в эквиваленте напряжения, а значение пороговой величины второго порогового элемента 30 в этом же эквиваленте равно разрешенному числу стираний К@, связанного с минимальным кодовым расстоянием мии

Если в момент появления сигнала с выхода синхронизатора 26 сигнал на выходе цифроаналогового преобразователя .28 ниже значения Uä,, т.е. число стираний находится в пределах корректирующей способности кода, то на выходе первого и второго пороговых элементов 29 и 30 нет сигналов (11п, а Uqg ), поэтому отсутствует запрещенный сигнал на входе ключа 31 и соответственно сигнал "Запрос" с третьего выхода блока 6.

Если же число стираний О превысит корректирующую способность кода, но будет меньше К@, то на выходе первого порогового элемента 29 появится сигнал, который разблокирует ключи блока 12, Появление числа стираний Q, превышающего К, приводит к появлению сигнала на входе второго порогового элемента 30, превышающего зна:ение

U 6, что позволяет сформировать сйгнал "Запрет".

При недостаточной надежности принимаемого элемента блоком 3 детектор 4 качества выдает сигнал на вход формирователя 5 гипотетических сигналов, который формирует в виде строк матрицы гипотетические последовательности.

Если на длительности кодового слова не поступают стирания от детектора качества 4, то счетчик 5.1 числа стираний пуст, ключи 5.2 закрыты, на входах дешифра ора 5.3 сигналы отсутствуют, соответственно и на выходах тоже, что обеспечивает с помощью логической схемы, состоящей из элементов И 5.5, 5.9, НЕ 5.6, 5.8 и

ИЛИ 5.7,последовательную запись в сдвигающие регистры 5.10 элементов двоичной кодовой последовательности с выхода решаюцего блока 3, причем в отсутствии сигналов Q во всех регистрах 5. 10 будет записана одинаковая двоичная последовательность.

Число п разрядов каждого регистра 5.10 равно длине кодового слова, а число всех регистров — 2 . В случае когда

kg имеют место сигналы стирания Q на длительности кодового слова, при поступлении на вход счетчика 5.1 очередного сигнала Ц от детектора 4 качества открываются ключи 5.2 и на вход дешифратора 5.3 поступают сигналы с разрядов счетчика 5.1 емкостью Ко, подсчитывающего число стираний на длительности кодового слова..

Дешифратор 5.3 при поступлении первого сигнала стирания подключает на запись разряд элемента кода с выхода решающего блока 3 через логические схемы на запись в соответствующие регистры 5.10, при этом элемент, поступающий с выхода блока 3, во внимание не принимается и в столбце ячеек памяти сдвигаюцих регистров 5. 10 saписывается равное количество "0" и

"1", причем в верхней половине "0", 1605? 75 сверток поступают в блок 10 сравнения, где входу с максимальным результатом свертки на выходе в соответствии ставится выходной сигнал

"1" (а всем остальным "0"), разрешающий считывание с соответствующей строки матрицы формирователя 5 (соответствующего сдвигающего регистра 5. 10) последовательности во второй решающий блок 13.

Выход детектора 4 качества, как отмечалось выше, соединен также с входом блока 6 управления, который подсчитывает число сигналов (на длительности каждого кодового слова. Если их количество не превышает корректируюц)ей способности используемого для передачи сообц)ения кода, то блок 8 открывает первый ключ блока 12 ключей, блокируя остальные ключи, и элементы первой строки матрицы памяти поступают в решающий блок 13, работающий в режиме исправления ошибок.

25 В противном случае сигналом соответствующей строки матрицы памяти открывается тот ключ дополнительного блока 11 ключей, на вход которого поступает сигнал, соответствующий максимальному результату сверток на длине

j — го.кодового слова

Иэ

1 1 1 О 1 О О

1 1 1 О 1 О О

1 1 1 О 1 О О

1 1 1 О 1 О О

При по я вл ении сиг нал ов с тир ания

Q в первом и пятом разрядах последовательности получаем где

Ч1 (О 1 1 0 О О О

О 1 1 О 1 О О, 1 1 1 О О О О

1 1 1 0 1 О О

Каждый очередной сигнал, поступающий в регистры 5.10 на запись, поступает на соответствующий модулятор

5.11, с помощью которых производится к виду канальных сигналов $ (t), + имеющих место по входу устройства.

Полученные таким. образом гипотети% ческие сигналы S (t) с выхода форми3 рователя 5 одновременно с входным сигналом Y(t) = pl(t) S (t) + n(t), за55 державиным в элементе 8 задержки, поступают .в блок 9 свертки, где осуществляется их свертка в целом на длине кодовой комбинации. Результаты м а в нижней "1". При поступлении на длине той же кодовой комбинации еще одного сигнала стирания в счетчик 5.1 записывается еще один сигнал Q, при этом в очередном столбце ячеек памяти сдвигающих регистров 5.10 записываются в каждой из половинок строк, разбитых пополам, в верхней части

"О", a в нижней "1". Таким образом, происходит каждый раз формирование очередного столбца разрядов регистра с приходом сигнала на длительности кодового слова до разрешенного числа стираний К, связанного с минимальным кодовым расстоянием d))dz(( соотношением К = d ц„„ — 1, определяюц1им размер матрицы гипотетических последовательностей — n)(2

К8

На уровне двоичной последовательности это можно представить для одной из кодовых последовательностей циклического ((n,K)-кода с параметрами п = 7, К = 4, d>z„- =3, исправляющая способность ()

Пусть передавалась последовательность 1110100, тогда при отсутствии сигналов 0 в регистрах 5.10 записывается (макс (м ес + t((f n(t) $ (с) dt, ))т, Е = „ S(t) ° S(t) dt;, с о

Сигналы максимальных результатов свертки с выхода дополнительного блока 11 ключей поступают на вход счетчика 17 и далее через интегратор 14, элемент 15 памяти на формирователь

16, который формирует пороговые сигналы детектора 4 качества. Пороговые сигналы формируются с учетом изменения коэффициента передачи канала связи по энергетике, накапливаемой на длительности 1 кодовых слов

1 Я . () макс (М Х fEt

Йэ

+ f n(t) S>,(t) dt)- (ttlE,. о

1605275

Данное выражение можно записать через значение уровня сигнала V г

9.1 ° n-V ° t q

Л. Я.з

Отсюда

Уровни порогов пороговых схем используемого детектора 4 качества являются частью значения V< . Поэтому формирователь 16 вырабатывает два пороговых сигнала детектора 4 качества, равных:

1 Э

Vej 1 2Z и н ш п1

Х 2 э где m . u m — постоянные коэффи 1 7, циенты деления, необходимые для обеспечения нормальной работы пороговых схем детектора 4 качества. Предполагается, что значение величины 1, характеризующей интервал локальной стационарности канала связи, известно.

С выхода второго решающего блока

13 кодовые последовательности длиной

2п элементов поступают в регистр 25 и в кодер 18, где в результате коди— рования преобразуются в комбинацию из и элементов. Иодулятор 19 приводит кодовые комбинации к виду канальных л сигналов S(t) имеющих место по входу устройства. С выхода модулятора 19 данные сигналы подаются на второй вход вычитателя 20, на первый вход которого подаются элементы второго повтора. кодовой комбинации. Разностный сигнал с выхода вычитателя 20 через умножитель 21, выполняющий роль квадратора, поступает в интегратор 22, где накапливается на длительности одного повтора энергия разности входного сигнала и регенерированного. Этот сигнал, характеризующий уровень помех в канале и работу второ- го решающего блока 13, поступает на вход порогового элемента 23. Уровень порога данного элемента блока выставляется управляемым усилителем 24.Данный порог уточняется через интервал времени и 1 t, характеризующий интервал локальйой стационарности канала связи путем определения среднего коэффициента передачи канала связи р блоком 14 . Таким образом, уровень порога элемента 23 будет равен V = p,,1, где Vq — коэффициент усиления усилителя 24, пропорциональный корректирующей cr.особности кода.

Интервал интегрирования интегратора 22 формирует блок 7 формирования сигналов, который выдает два управляющих сигнала на управляющие входы интегратора 22. Первый сигнал, определяющий начало интегрирования, подается после первого повтора кодовой комбинации, а второй — для считывания накопленной энергии после второго повтора. Таким образом устраняется возможность сравнения двух различных кодовых комбинаций.

Если уровень сигнала с выхода интегратора будет превышать уровень порога элемента 23, то формируется сигнал "Запрос", и происходит сброс инt0

25 формации в регистре 25. Если сигнал

30 на выходе порогового элемента 23 отсутствует, то происходит считывание информации на выход устройства с регистра 25. Синхронизацию работы устФормула изобретения

1. Устройство для приема сигналов, закодированных с избыточностью по авт.св. У 1265827, о т л и ч .а ю щ е е с я тем, что, с целью повышения достоверности приема информации, в него введены блок фазовой автоподстройки частоты, формирователь сигналов, кодер, модулятор, вычитатель, умножитель, дополнительный интегратор, пороговый элемент, регистр, синхронизатор, входы блока фазовой автоподстройки частоты и синхронизатора объединены с входом эле50

55 ройства осуществляет синхронизатор 2 °

Устройство позволяет обрабатывать двухкратные повторы передаваемой информации и оценивать результат работы декодирования.

Изобретение повышает достоверность принимаемой информации за счет умножения вероятности. ошибки при обработке сигналов более чем на порядок.

1605275

12 мента задержки, к выходу которого годключен первый вход вычитателя, выход которого подключен к первому и второму входу умножителя, выход которого подключен к первому входу дополнительного интегратора, выход которого подключен к первому входу порогового элемента, выход блока фазрвой автоподстройки частоты

10 подключен к управляющему входу первого решающего блока, четвертому входу формирователя гипотетических сигналов и первому входу модулятора выход последнего подключен к втоУ .15 рому входу вычитателя, выход синхронизатора подключен к тактовым входам первого и второго решающего блока,регистра, детектора качества, кодера, формирователя гипотетических сигналов и блока управления, первый вход

20 формирователя сигналов, объединенный с управляющим входом кодера, подключен к первому. выходу блока управления, четвертый выход которого подклю-.25 чен к первому входу регистра и второму входу формирователя сигнала, первый и второй выходы которого подключены соответственно к второму входу дополнительного интегратора и объединенным третьим входам интегратора и блока управления, регистр подключен между выходом второго решающего блока и первым выходом устрой- ства соответственно своим вторым входом и выходом, выход .второго решающего блока подключен к информационному входу кодера, выход которого подключен к второму входу модулятора, выход аналогового элемента памяти че40 рез управляемый усилитель подключен к второму входу порогового элемента, выход которого, объединенный с третьим выходом блока управления,подключен к третьему входу регистра.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит синхронизатор, цифроаналоговый преобразователь, пороговые элементы, ключи и дешифратор мар— кера, выход синхронизатора соединен с первыми входами ключа и дешифратора маркера и является первым выходом блока управления, выход цифроаналогового преобразователя соединен с первыми входами первого и второго пороговых элементов, выход первого порогового элемента соединен с вторым входом ключа, выход которого является вторым выходом блока управления, выход второго порогового элемента с третьим выходом блока управления, вторые входы первого и второго пороговых элементов соединены соответственно с первой и второй шинами источника опорного напряжения блока управления, первый вход цифроаналогового преобразователя и первый вход элемента синхронизации являютсм соответственно первыми вторым входами блока управления, второй вход дешифратора маркера объединен с первым входом синхронизатора, третий вход дешифратора маркера, объединенный с вторыми входами синхронизатора и цифроаналогового преобразователя, является тактовым входом блока управления, третий вход цифроаналогового преобразователя является третьим вхо-. дом блока управления, выход дешифратора маркера является четвертым вы! ходом блока управления.. 1605275

Фис. 2

Составитель В.Струпов

Редактор Н.Лазаренко Техред Л. Сердюкова Корректор Т.Палий

Заказ 3456 Тираж 446 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, !01