Устройство для контроля эвм

Устройство для контроля эвм

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при разработке вычислительных систем с повышенными требованиями к достоверности получаемых результатов. Целью изобретения является повышение достоверности контроля. Устройство содержит блоки буферной памяти, блок контроля по модулю, блок сравнения, блок выдачи признака результата, триггеры, элементы ИЛИ, сумматор и блок задания смещения. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЯИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (191 (ill (Si)S С 06 Р 11/00 (21) (22) (46) (72)

В. В. мане (53) (56)

Р 75

А

Ф 92

Ж тель зова сист дост

1 стов

Н устр ки п памя блок ферн памя зуль блок триг

rep ты блок

15, ются

ГОСУД РСТВЕННЫЙ КОМИТЕТ

flO И БРЕТЕНИЯМ И ОТКРЫТИЯМ

flPH НТ СССР

К А TOPCKOMV СВИДЕТЕЛЬСТВУ

4183820/24-24

16.01.87

23.11.90. Бкл. N 43

В.М.Козуб, А.Е.Лысенко, ушко, Н.Н.Новиков и И.А.Роко

681.3(088.8)

Авторское свидетельство СССР

343, кл. С 06 Р 15/16, 1977. торское свидетельство СССР

359, кл. G 06 F 11/08; 1980. обретение относится,к вычислиой технике и может быть испольо при разработке вычислительных м с повышенными требованиями к верности получаемых результатов. ь изобретения — повьппение дорности контроля ° чертеже представлена схема йства. тройство содержит блок 1 свертмодулю, первый блок 2 буферной и, блок 3 контроля по модулю, .4 сравнения, второй блок 5 буй памяти, третий блок 6 буферной и, блок 7 выдачи при з нака р еата, блок 8 постоянной памяти, 9 оперативной памяти, первый ер 10, абонент 11, второй триг12, первый 13 и второй 14 элеменпроцессор 15, сумматор 16, 17 задания смещения. Процессор лохи 1, 8 и 9 и абонент 11 являузлами контролируемой ЭВМ. На

2 (54) УСТРОЙСТВО ДПЯ КОНТРОЛЯ 3ВМ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке вычислительных систем с повьш енными требованиями к достоверности получаемых результатов. Целью изобретения является повышение достоверности контроля.

Устройство содержит блоки буферной памяти, блок контроля по модулю, блок сравнения, блок выдачи признака результата,триггеры, элементы ИЛИ, сумматор и блок задания смещения. 1 ил, схеме также изображены: шина 18 управлечия, шина 19 адреса, шина 20 данных и шина ?1 контрольных разрядов, входы 22.1 и 22.2 сравниваемых кодов операции, входы 23.1 и 23.2 сравниваемых адресов операндов, входы Ж

24.1-24.3 сравниваемых команд и вход 4 0

24.4 разрешения блока 4 сравнения,вы- Q() ходы которого: 25 — сравнения кодов ф операций, 26 — сравнения адресов операндов, 27 — сравнения команд; выхо- р ды 28 совпадения адресов операндов, 29 — совладения кодов операций, 30 — сброса блока 7 выдачи признака результата.

Блок 17 задания смещения представляет собой набор переключателей.

Работа устройства может осуществляться в двух режимах.

При первом режиме функционирования ошибок в работе устройства, нет, т.е. на выходе блока 3 контроля сигнал отсутствует. В этом режиме

1608666 осуществляется контроль функционирования блока 2 путем перестройки устройства, т.е. в этом случае для контроля работы блока 2 информация параллельно записывается еще в два блока памяти 5 и 6. Если возникает ошибка в функционировании, то устройство сразу перестраивается во второй режим работы, блоки 5 и 6 начинают выполнять, возложенные на них; функции.

Для исключения ложного срабатывания блока 4 его разрешающий вход соединен с инверсным выходом триггера 12.

Второй блок 5 буферной памяти работает следующим образом. При отсутствии сигнала запроса прерывания весь формат текущей команды поступа- 20 ет на вход блока 5. Для считывания текущей команды с блока 5 на его вход поступает адрес, присвоенный блоку

5, а на шину 18 управлния поступает команда считывания. По этому сигналу 25 информация с блока 5 поступает на выход блока 5, а с него — на шину 20 данных. Запись формата команды с шины 20 данных в блок 5 осуществляется при наличии сигнала записи на шине

18 управления при наличии адреса блока 5 на шине 19 адреса.

При наличии сигнала запрос прерывания перебрасывается на триггер 10 от триггера 12 или от сигнала, снимаемого с выхода 27 блока 4 сравнения, „что приводит к выдаче информа, ции на выход блока 5.

Работа второго блока 6 буферной памяти аналогична работе блока 5. 40

Блок 7 выдачи признака результата работает следующим образом. Для выбора этого блока поступает код по шине

19 адреса, соответствующий данному блоку. На вход блока 7 с шины 18 уп- 45 равления поступает сигнал считывания, который также подготавливает данный блок к работе. При поступлении на

его вход сигнала с.выхода 25 блока 4 сравнения, который обеспечивает сравнение кодов операций, с выхода блока

7 информация поступает на шину 20 данных. При поступлении сигнала на вход блока 7 с выхода 26 блока 4 сравнения, который обеспечивает сравнение адресов операндов, данная информация поступает на шйну 20 данных.

Наличие сигналов на выходах 28 и 29 блока 7 является признаком того, что искомая ячейка блока 9 оперативной памяти найдена. Только после этого на шине 18 управления появится сигнал "Сброс", который поступает на вход блока 7 и, при наличии адреса блока 7 на нине 19 адреса, с выхода блока 7 снимается сигнал сброса на триггеры 10 и 12.

В блоке 8 постоянной памяти и блоке 9 оперативной памяти наиболее важные команды записываются в дублированные ячейки. Так, в блоке 8 постоянной памяти записана команда считывания, причем адрес команды считывания (АКС1) будет отличаться от адреса команды считывания второй на единицу (АКСI+f). По адресу операнда "1" записывается в операнд 1 (A0 1), а по адресу операнда "2" записывается операнд 2, причем адреса этих операндов будут отличаться на величину смещения А, AOh2 = АЙ 1 + А смeü

Устройство работает следующим образом.

Процессор 15 работает по программе, записанной в блоке 8 постоянной памяти. Команды могут записывать либо считывать операнды с блока 9 оперативной памяти, Запись в блок 9 оперативной памяти всегда сопровождается Формированием и занесением контрольных кодов в контрольные разряды, которые формируются следующим образом.

По шине 20 данных операнд поступает на вход блока 1 свертки, где сворачивается по модулю q, и при поступлении по шине адреса кода адреса, соответствующего данному блоку, и при наличии сигнала "Запись" на шине 18 управления контрольный код поступает на шину 21 контрольных разрядов и далее — на запись в контрольный разряд блока 9 оперативной памяти.

При считывании операнда он поступает по шине 20 данных на вход блока

3 контроля, где сворачивается по модулю q и сравнивается с контрольными разрядами, поступающими по шине

21 контрольных разрядов. После опознания адреса зоны блока 9 оперативной памяти и при наличии сигнала считывания с шины 18 управления начинается процесс сравнения.

1608Г66 плм ет са ма пр на

AO ? — ЛО 1 + Л н эт от мо ме

f5

25 су

12 пр са пр со бл за пе да ры ча

35 па

В бл бр

re та на вх ры ст

45 ин ре со но ра ни

8. ее

50 ли ро от во бл

55 ет ма пе бл

В блоки 2, 5 и б с шины ?О данных исынлется формат команды в момент считывания с блока 8 постоянной яти. Блок 4 сравнения осуществляв этом случае, сравнение эапиЬ ной в блоки 2, 5 и 6 информации.

Если в процессе считывания инфории с блока 9 оперативной памяти изойдет ее искажение,то это обужится блоком 3 контроля, так как лонный остаток по модулю q будет ичаться от значения остатка по улю q вычисленного на данный мот времени. Это приведет к перебров единичное состояние триггера а с выхода элемента ИЛИ 13 на цессор 15 поступит сигнал запропрерывания. Переброс триггера 12 ведет к перебросу в единичное тояние триггера 10 и блокировке ка 2.

Таким образом, в блоке 2 будет исаи формат текущей команды.

Переброс триггера 10 приводит к еводу блоков 5 и 6 в режим выи информации. Сигнал запроса преания может формироваться и в слу— неравенства информации, постущей на входы блока 4 сравнения. том случае сигнал с выхода 27 ка 4 сравнения приводит к пересу в единичное состояние трига 10 и поступает на вход элеменИЛИ 13. С выхода последнего сигзапроса прерывания поступает на д прерывания процессора 15. Попоступления сигнала запроса преания процессор 15 выдает соответующие команды на шину адреса 19 равления 18 с целью перезаписи ормации с блока 2 во внутренний истр процессора. После этого в тветствии с информацией, записанво внутренний регистр процессо15, он выдает команду на считываформата первой команды из блока

Одновременно осуществляется запись в блок 5..Далее процессор 15 увеивает адрес кода считывания и заывает эту информацию в свой втовнутренний регистр. Затем в соетствии с записанной информацией второй регистр 15 процессора из ка 8 постоянной памяти считывая формат второй команды,Эта кода записывается в блок 6. Формат вой команды поступает на выход ка 5, с выхода которого информашы пс < ту:..лет нл входы блс кл 4 срав= ненил и сумматора 16. Блс к 4 сравнивает кслы oneрлций считывлния. HB второй вход суммато ра 16 подлется смешение,Л „„е,„ ) с блока !7 злдлния смещения. !!л выходе сумматора 16 значение выходной информации будет определяться вырлжением

Эта информлция поступает на вход

23. 2 блока 4 сравнения. Блок 4 осуществляет срлвнение адресов операндов двух комлнд. С выхода блока б информация поступает »л вход 23.1 блока 4 сравнения и на вход 22,2 блока 20 сравнения, Вьмодные сигналы выходов

25 и 26 блока 4 сравнения поступают н» блок 7 выдачи признака результата.

Опрос блока 7 осуществляется при наличии сигнала считывания нл шине 18 и его кода адреса нл шине адреса. Появление сигнала нл выходе 29 блока 7 признака вида ячейки свиедетельствует о том, что коды операций считывания совпали. Появление сигнала на выходе 28 этого блока свидетельствует о том, что адреса операндов первой и второй команды совпали. С этого момента начинается процесс восстановления сбившейся информации, т.е. информация с ячейки блока 9 оперативной памяти, соответствующая адресу второго операнда, переписывается в ячейку по адресу первого оперлнда. После этого процессор !5 по шине 18 управления выдает команду с бр оса, которая приходит на вход блока 7 и при наличии кода адреса нл шине 19 выхода 30 блока 7 выдается сигнал на приведение в исходное состояние триггеров 12 и 10. После восстановления информации в дублированных ячейках процессор 15 проверяет правильность восстановления считывания информации с каждой ячейки блока 9 оперативной памяти и отсутствие при этом сигнала запроса прерывания на выходе элемента ИЛИ 13.

Если же при опросе блока 7 с выхода 29 снимается сигнал, эквивалентный логическому нулю, что свидетельствует о неравенстве кодов операций считывания в блоке 4 сравнения, про-цессор 15 переписывает информацию со своего внутреннего регистра во второй внутренний регистр. Информа1608666 ция с блока 5 считывается на шину

20 данйых в процессор 15. Процессор

15 эту информацию переписывает в блок 6. Далее процессор 15 уменьшает адрес кода считывания второй команды на единицу и записывает команду в свой, первый внутренний регистр. Теперь по этому адресу считывается информация из блока 8 постоянной памяти и записывается в блок 5. После этого повторяется процесс сравнения в блоке 4 сравнения ° Если при повторном опросе блока 7 нет сигнала, эквивалентного логической единице на выходе 9, значит обращение было не к дублированным ячейкам и восстановление информации невозможно. Аналогичный вывод делается, если нет сравнения адресов операндов, т,е. нет сигнала, эквивалентного логической единице, на выходе 28 блока 7 признака вида ячейки при повторном опросе.

Если же сигналы, эквивалентные логической единице,на выходе 28 и 29 25 блока 7 при повторном опросе имеются, то начинается процесс восстановления информации аналогично описанному.

Формула изобретения

Устройство для контроля ЭВМ, содержащее первый блок буферной памяти, блок сравнения, первый элемент

ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля за счет восстановления искаженной информации, оно содержит блок контроля по модулю, первый и 40 второй триггеры, второй и третий блоки буферной памяти, сумматор, блок выдачи признака результата, блок задания смещения, второй элемент ИЛИ, адресный вход первого блока буферной .45 памяти является входом устройства для соединения с шинсй адреса ЭВМ, а входы записи и чтения являются входами устройства для подключения к шине управления ЭВМ, первый выход первого блока буферной памяти соединен с первым информационным входом блока сравнения, информационный входвыход первого блока буферной памяти является входом-выходом устройства для подключения к шине данных ЭВМ, 55 разрешающий вход — к инверсному выходу первого триггера, а второй информационный выход — к первым информационным входам второго и третьего бпоков буферной памяти, информационные вход и выход блока контроля по модулю являются входом и выходом устройства для подключения к шине. данных ЭВМ, а контрольные вход и выход входом и выходом устройства для подключения к шине контрольных разрядов ЭВМ, адресный и управляющий входы блока контроля по модулю являются входами устройства для подключения соответственно к шинам адреса и управления ЭВМ, выход блока контроля по модулю соединен с установочным входом первого триггера и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом сравнения кодов команд блока сравнения, выход первого элемента ИЛИ является выходом устройства для подключения к шине прерывания ЭВМ, прямой и инверсный выходы второго триггера соединены с первым и вторым разрешающими входами второго и третьего блоков буферной памяти, вторые информационные входы которых являются входами устройства для подключения к шине данных ЭВМ, адресные и режимные вхо. ды второго и третьего блоков буферной памяти являются входами устройства для подключения к шинам адреса и управления ЭВМ, первые выходы второго и третьего блоков буферной памяти соединены соответственно с вторым и третьим информационными входами блока сравнения,a вторые выходы являются выходами устройства для подключения к шине данных ЭВМ, третий выход второго блока буферной памяти соединен с первым входом сумматора, второй вход и выход которого соединены соответственно с выходом блока задания смещения и четвертым информационным входом блока сравнения, выходы сравнения кодов операции и сравнения адресов операторов блока сравнения соединены соответственно с первым и вторым информационными входами блока выдачи признака результата, адресный и разрешающий входы блока выдачи признака результата являются входами устройства для подключения к шинам адреса и управления ЭВМ, первый и второй информационные выходы блока выдачи признака результата являются выходами устройства для подключения к шине данных ЭВМ, а выход сброса соединен с входами сброса пер1608666 во вт ед не

Составитель И.Хазова

Техред М.Дидык

Корректор M. Кучерявая ор А.111андор

3618 Тираж 571 Подписное

1 Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5 одственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101

П о и второго триггеров, первый и рой входы второго злемента HStH соневы соответственно с выходом сравия кодов команд блока сравнения

5 рямым выходом первого триггера, а выход — с установочным входом второго триггера, инверсный выход первого триггера соединен с разрешающим входом блока сравнения.