Устройство управления обращением к памяти

Устройство управления обращением к памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для организации работы двух вычислительных машин с общей памятью. Целью изобретения является повышение надежности в работе устройства и вычислительных машин за счет исключения ситуации "зависания" устройства и ложного "зависания" вычислительной машины, стоящей в очереди на обслуживание устройством. Устройство содержит элементы И 1-10, элементы ИЛИ 18-20, триггер 24, элемент И-НЕ 25, формирователь 26 одиночного импульса, элемент ИЛИ-НЕ 36, первый 37 и второй 38 счетчики, первый 39 и второй 40 дешифраторы. 1 ил.

(19) И И (51) 5 С 06 F 1 2/08

ГОСУД

ПО ИЗО

ПРИ ГК тельно зовано (21) 4 (22) 2 (46) 2 (72) А

А,И.Ли (53) б (56 ) А

Р 1179

Авт

М- 1171 (54) У

К ПАИЯ (57) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ б =. РЕСПУБЛИК

TBEHHblA КОМИТЕТ

РЕТЕНИЯМ И О ПОКРЫТИЯМ

Т СССР

OPCHOMY СВИДЕТЕЛЬСТВУ

43410/24-24 ,12.88 .11.90. Бюл. 1"- 43

H.Мирошниченко, В. И, Гущин, инский и И.Н.Шелехань

1.325(088.8) торское свидетельство СССР

51, кл. С 06 F13/00,,1985. рское свидетельство СССР

01, кл. С 06 F 13/00, 1985.

ТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ

И обретение относится к вычислитехнике и может быть испольв вычислительных системах для

2 организации работы двух вычислительных машин с общей памятью. Целью изобретения является повышение надежности в работе устройства и вычислительных машин за счет исключения ситуации зависания устройства и ложно-, го "зависания" вычислительной машины, стоящей в очереди на обслуживание устройством. Устройство содержит ,элементы И 1-10, элементы ИЛИ 18-20, триггер 24, элемент И-НГ 25,формиро-, ватель 26 одиночного импульса, элемент ИЛИ-HF. 36, первый 37 и второй

38 счетчики, первый 39 и второй 40 дешифраторы. 1 ил.

1608676

15

25

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для организации работы двух вычислительных машин с общей памятью.

Пелью изобретения является повышение -надежности в работе устройства и вычислительных машин за счет ис— ключения ситуации "зависания" устройства и ложного "зависания" вычислительной машины, стоящей в очереди на обслуживание устройством.

На чертеже представлена блок-схема устройства управления обращением к памяти.

Устройство содержит десять элементов И 1-10, семь элементов НЕ 11-17, три элемента ИЛИ 18-20, выход 21 запроса на обращение, вход 22 подтверждения приема запроса, вход 23 конца цикла обращения, триггер 24, элемент И-НЕ 25, формирователь 26 оди- . ночного импульса, первый 27 и второй

28 входы запроса на обращение, установочный вход 29, первый ЗО и второй

31 выходы подтверждения приема запроса, первый 32 и второй 33 выходы конца цикла обращения, первый 34 и второй 35 выходы управления коммутацией источников запроса, элемент

ИЛИ-НЕ 36, первый 37 и второй 38 счетчики, первый 39 и второй 40 дешифраторы, первый 41 и второй 42 входы тактирующей частоты устройства, первый 43 и второй 44 выходы. отсутствия ответа от памяти, второй 45 и первый

46 выходы блокировки вычислительной машины.

Устройство работает следующим образом.

В исходном состоянии на входы 22 и 23 устройства поступает низкий потенциал, на входы 27 и 28 — высокий потенциал, а на входы 41 и 42 — тактирующие частоты первой и второй вычислительных машин. Под действием потенциалов на входах 22, 23, 27 и 28 и импульса отрицательной полярности, поступающего на установочный, вход 29 устройства и являющегося сигналом установки устройства в исход- ное состояние, высокий потенциал устанавливается на выходе элементов

И 7 и 8, формирователя 26 одиночного импульса, элемента И-HE 25, элементов НЕ 11 и 12 и 14 и 15, а низкий потенциал — на выходе элементов

1-6,И 9 и 10, элементов НЕ 13, 16 и 17, элементов ИЛИ 18-20, на выходе счетчиков 37 и 38 (поскольку на входы

lI tt

Сброс счетчиков поступает низкий уровень), на выходах дешифраторов

39 и 40 и на выходах 21, 30-35, 43-46 устройства.

При появлении запроса на обращение к памяти от первой вычислительной машины низкий потенциал устанав-: ливается на входе 27 устройства, а при появлении запроса на обращение к памяти от второй вычислительной машины — на входе 28 устройства. Допустим, первым поступает запрос от первой вычислительной машины. Под действием низкого потенциала, установленного на входе 27, на выходе элементов И 7 и НЕ 14 устанавливается низкий потенциал, а на выходе элементов И 5, НЕ 13 и ИЛИ 18 — высокий потенциал, тем самым на выходе

21 устройства формируется высокий потенциал, который является сигналом к памяти, а на первом входе элемента И 6 устанавливается низкий потенциал, запрещающий обработку запроса на обращение к памяти от второй вычислительной машины. На выходе 34 устройства также устанавливается высокий потенциал, который используется для управления коммутатором, обеспечивающим подключение к памяти адресных шин и шин данных от первой вычислительной машины. В то же время, высокий потенциал на выходе 34 снимает сигнал "Сброс" с входа сброса счетчика 37, который начинает счет тактовых имгульсов первой вычислительной машины, поступающих на вход

41 устройства. Выходы счетчика 37 соединены с входами дешифратора 39, который используется для контроля времени обращения к памяти первой вычислительной машины. В случае, если за время, отведенное на обмен, на входе 22 подтверждения приема запроса или на входе 23 конца цикла обмена не появляется сигнал высокого уровня, на выходе дешифратора 39 появляется сигнал высокого уровня, который транслируется на выход 43 отсутствия ответа от памяти и далее поступает в первую вычислительную машину. Этот же сигнал высокого потенциала поступает на вход элемента

ИЛИ 19, вследствие чего появляется низкий потенциал на выходе элемента

HE 11 и элемента И 5. Это вызывает

1608676 вление низкого потенциала е 34, тем самым снимается окого уровня на выходе 21 к памяти, т,е. снимается вой вычислительной машины ство переходит в исходное на выпо сиг нал обращезапрос и устхо вь пе ро ни состояим сл ко сч та вь ст ур по ве ме па си пе за ед ус вы эл ро хо ла ля ве эт ет ст

32 ци

НЕ по

I эл хо

39 но с

И на вь пе за хо

11 К ва ра т

Дешифраторы 39 и 40 вырабатывают ульс положительной полярности в чае, если на их входах находится снимаемый соответственно со тчиков 37 и 38, равный количеству тов, за которое память должна ать сигнал положительной полярнона вход 23 конца цикла обращения.

Если на входе 22 сигнал высокого вня подтверждения приема запроса вляется до истечения времени, отенного на обмен, на выходе элета И 3 формируется импульс полоельной полярности, который постут на выход 30 устройства в виде нала сопровождения, разрешающего вой вычислительной машине снять рос на обращение к памяти, и на ничный вход триггера 24, при этом анавливается или подтверждается окий потенциал на первом входе мента И 1; Такое состояние устства сохраняется до момента приа на вход 23 сигнала "Конец цик- . в виде импульса положительной поности при условии, что время, отенное на обмен, не истекло. При м.на выходе элемента И 1 формируя импульс положительной полярнокоторый поступает на выход устройства в виде сигнала "Конец а", а через элементы ИЛИ 19 и

11 в виде импульса отрицательной ярности поступает на второй вход мента И 5 и устанавливает на выах элементов И 5 и 7,НЕ 13 и 14, 18, счетчика 37 и дешифратора потенциалы, соответствующие исходсостоянию устройства. Тем самым мается с первого входа элемента запрет на обработку запросов обращение к памяти от второй ислительной машины.

Сигнал "Конец цикла" разрешает вой вычислительной машине снять ос на обращение к памяти,С приом на вход 23 устройства сигнала нец цикла" в устройстве заканчится цикл обработки запроса на обение к памяти от первой вычислиьной машины, и оно готово без заПри одновременном поступлении от

45 обеих вычислительных машин запросов

5

40 держки приступить к обработке последующих запросон, поступающих от первой или второй вычислительной машины, Если во время обработки устройством запроса на обращение к памяти от первой вычислительной машины поступает запрос на обращение к памяти от второй вычислительной машины, то под действием низкого потенциала на входе 24 устройства устанавливается высокий потенциал на четвертом входе элемента И 6, на первом входе эле мента И 9 и на выходе 45 блокировки второй вычислительной машины, который блокирует работу второй вычислительной машины до момента предоставления ей устройством доступа к памяти с целью ликвидации ситуации ложного "зависания" второй вычислительной машины.На выходе элемента И 6 сохраняется низкий потенциал до тех . пор, пока на его первом входе действует низкий запрещающий потенциал, который снимается после окончания обработки запроса на обращение к памяти от первой вычислительной машины или в случае истечения времени обращения к памяти первой вычислительной машины. После этого без какойлибо задержки устройство снимает сигнал "Замораживание второй вычислительной машины" и приступает к обработке запроса на обращение к памяти от второй вычислительной машины, устанавливая высокий потенциал на выходах элементов И 6, ИЛИ 18 и на вхо-, де "Сброс" счетчика 38 и низкий за" прещающий потенциал на четвертом входе элемента И 5, тем самым запрещая обработку запроса на обращение к памяти от первой вычислительной машины. на обращение к памяти очередность обработки строго определена: первым обрабатывается запрос на обращение к памяти, поступающий от первой вычислительной машины на вход 27 устройства. Такой режим обслуживания запросов обеспечен благодаря тому, что в момент поступления низкого потенциала на вход 27 устройства на выходе формирователя 26 одиночного импульса вырабатывается импульс отрицательной полярности с длительностью, превышающей время переходных процессов в элементах И 5 и 7, HE 13 и 14.Этот

1608676 импульс поступает на первый вход элемента И-НЕ 25 и блокирует прохождение на вход элемента И 8 сигнала запроса на обращение к памяти от второй

5 вычислительной машины, поступающего в виде низкого потенциала на вход 28 устройства. Запрос от первой вычислительной машины может поступать и во время обработки устройством запроса на обращение к памяти от второй вычислительной машины, в этом случае вырабатываемый формирователем 26 импульс отрицательной полярности не оказывает никакого влияния на работу . устройства.

В предложенном устройстве управления обращением к памяти реализуется следующий порядок обслуживания: машина, первой выставившая запрос, 20 обслуживается первой; если запросы поступают одновременно, то первым обслуживается запрос от первой вы- ( числительной машины, а затем от второй;при постоянно :существующих запро- 25 сах от обеих вычислительных машин обеспечивается поочередное обслуживание их, причем машина, стоящая в очереди на обслуживание, блокируется до момента предоставления ей доступа к памяти; если при постоянно существующем запросе от первой вычислительной машины поступает запрос от второй вычислительной машины,обслуживание запроса от второй вычислительной машины обеспечивается сразу же после окончания очередного цикла обработки запроса на обращение к памяти от первой вычислительной машины.

Предлагаемое устройство обеспечивает даже при наличии постоянного на входе 27 устройства ложного сигнала запроса от первой вычислительной машины обработку запросов на об- 45 ращение к памяти, поступающих от второй вычислительной машины. Кроме того устройство выдает сигналы отсутствия ответа от памяти в случае неправильного обращения вычислительной машины к памяти или неисправности памяти с одновременным предоставлением доступа к памяти другой вычислительной машине.

Формула изобретения

Устройство управления обращением к памяти, содержащее восемь элементов И, семь элементов НЕ, триггер, первый элемент ИЛИ, элемент И-НЕ и формирователь одиночного импульса, причем первый вход первого элемента

И соединен с входом формирователя одиночного импульса и является первым входом запроса на обрац1ение устройства, второй вход первого элемента И соединен с выходом первого элемента

НЕ и с первым входом третьего элемента И, второй вход которого соединен с третьим входом второго элемента И и является входом установки устройства, выход первого элемента

И соединен с входом второго элемента

НЕ, выход которого соединен с первым входом второго элемента И, выход .которого соединен с входом первого элемента НЕ, с первым входом первого элемента ИЛИ и первым входом пятого элемента И и является первым выходом управления коммутацией устройства, второй вход второго элемента

И соединен с выходом третьего элемента НЕ, четвертый вход второго элемента И соединен с выходом четвертого элемента HE и с первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен е выходом формирователя одиночного импульса, второй вход — с выходом седьмого элемента НЕ,вход которого является вторым входом запроса на обращение устройства, выход четвертого элемента И соединен с входом шестого элемента НЕ, выход которого соединен с четвертым входом третьего элемента И, третий вход которого соединен с выходом пятого элемента НЕ, а выход — с входом четвертого элемента НЕ, с вторым выходом первого элемента ИЛИ, с первым входом шестого элемента И и является вторым входом управления коммутацией устройства, выход первого элемента ИЛИ является выходом запроса на обращение устройства, вторые входы пятого и шестого элементов И являются входом подтверждения приема запроса устройства, а выходы пятого и шестого элементов И соединены соответственно с входами установки сброса триггера и являются первым и вторым выходами подтверждения запроса устройства, прямой выход триггера соединен с первым входом седьмого элемента И, а инверсный выход — с первым

1608676 входо входы

И объ цикла седьм ляютс выход ройст тем, сти в тель туаци го "з ны, с ние у мент менты тора, приче та вым ращен

ИЛИ-Н девят рые в ствен

Составитель А.Баркина

Техред М.Дидык Корректор Т. Колб р А.Нандор

3618 Тираж 563 Подписное

Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35 ° Раушская наб., д. 4/5

За

Про зводственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 (восьмого элемента И, вторые седьмого и восьмого элементов динены и являются входом конца обращения устройства, выходы го и восьмого элементов И явсоответственно первым и вторым ми конца цикла обращения уста, отличающееся то, с целью повышения надежноработе устройства и вычисли

m машин за счет исключения си"зависания" устройства иложновисания" вычислительной машиоящей в очереди на обслуживатройством, в него введены эле-HE девятый и десятый элеИ, два счетчика, два дешифравторой и третий элементы ИЛИ, первый и второй входы элемен-НЕ являются соответственно первторым входами запроса на обе устройства, выход элемента соединен с первыми входами

ro и десятого элементов И, вто- 25 оды которых являются соответо первым и вторым выходами управления коммутацией устройства и соединены с входами сброса соответ ственно первого и второго счетчиков, счетные входы счетчиков являются первым и вторым входами тактирующей частоты устройства соответственно, выходы первого и второго счетчиков соединены с входами первого и второго дешифраторов соответственно, выходы которых соединены с первыми входами второго и третьего элементов ИЛИ и являются соответственно первым и вторым выходами признака отсутствия от-: вета от памяти устройства, выходы второго и третьего элементов ИЛИ являются входами третьего и пятого элементов HE соответственно, выходы девятого и десятого элементов И являются соответственно первым и вторым выходами блокировки вычислительной машины устройства, вторые входы вто- рого и третьего элементов ИЛИ явля- ются соответственно первым и вторым выходами окончания цикла обращения устройства.