Адаптер канал - канал

Адаптер канал - канал

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных комплексах для связи ЦВМ. Целью изобретения является повышение производительности адаптера. Адаптер содержит блоки связи с каналом, каждый из которых включает узлы входных сигналов, регистр команд, дешифратор команд, регистр адреса, узел сравнения адресов, узел управления и регистр байта состояния. Блоки связи с каналом соединены между собой несколькими управляющими линиями и через общие буферный регистр, блок сравнения команд и блок задания режима. Адаптер связан с сопрягаемыми каналами с помощью шин информационных линий каналов, шин установочных сигналов, шин информационных линий абонентов, шин управляющих линий абонентов. Каждый из блоков связи с каналом содержит узел буферной памяти с информационными входами и выходами, управляющими входами, управляющими выходами. 5 ил.

(19) (gg)g С 06 F 13/00

ГОС АРСТВЕННЫЙ КОМИТЕТ

ПО И БРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ НТ СССР

Н ВТОРСКОМУ СВИДЕТЕЛЬСТВУ лит зова ных изоб изво дер из к тель вано ко усов кан

Ц изво

Н адап ма б схем част опис пись фиг. и вт (61) (21) (22) (46) (72) и Б.Г (53) (56)

¹ 10 (54) (57) СОЮЗ СОВЕТСКИХ

СО(.(ИАЛИСТИЧЕСНИХ

/ -.= РЕСПУБЛИК

4608800/24-24

22.11.88

23.11.90 ° Бюл. № - 43

Н.Н.Ерасова, В.А.Исаенко .Шаров

681. 3 (088.8)

Авторское свидетельство СССР

9895, кл. G 06 F 13/00, !982.

АДАПТЕР КАНАЛ вЂ” КАНАЛ

Изобретение относится к вычисьной технике и может быть испольо в многомашинных вычислительомплексах для связи ЦВМ. Целью етения является повышение протельности адаптера. Адаптер сот блоки связи с каналом, каждый торых включает узлы входных сигобретение относится к вычислиой технике, может быть использов многомашинных вычислительных ексах для связи ЦВМ и является ршенствованием адаптера канал— по авт.св. № 1049895. ь изобретения — повьппение проительности адаптера. фиг. 1 представлена блок-схема ера канал-канал; на фиг.2 — схеока задания режимов;на фиг.3 узла управления; на фиг.4

rpaA-алгоритма узла управления, бывающая выполнение операции "Зав,режиме Одна память"; на — схема узла буферной памяти. аптер содержит (фиг.1) первый 1 рой 2. блоки связи с каналом,каж2 налов, регистр команд, дешифратор комапд, регистр адреса, узел сравнения адресов, узел управления и регистр байта состояния. Блоки связи с каналом соединены между собой несколькими управляющими линиями и через общие буферный регистр, блок сравнения команд и блок задания режима. Адаптер связан с сопрягаемыми каналами с помощью шин информационных линий каналов, шин установочных сигналов, шин

HHAopMaIJHoHHhlx линий абонентов, шин управляющих линий абонентов. КаждьпЪ из блоков связи с каналом содержит узел буферной памяти с информационными входами и выходами, управляющими входами, управляющими выходами.

5 ил. в дый из которых включает узел 3 вход- ф ных сигналов, регистр 4 команд, дешифратор 5 команд, регистр 6 адре- („ф са, узел 7 сравнения адресов, узел ф 1

8 управления, узел 9 входных сигналов, регистр 10 байта состояния. Блоки 1 и 2 связи с каналом соединены между собой несколькими управляющими линиями и через общие буферный регистр 11, блок 12 сравнения команд, блок 13 задания режима, Адаптер связан с сопрягаемыми каналами с помощью шин 14 и 15 информационных линий каналов, шин 16 и 17 установочных сигналов, шин 18 и 19 информационных линий абонентов, шин 20 и 21 управляющих линий абонентов. Каждый из блоков

1 и 2 содержит также узел 22 буфер1608677 ной памяти с информационными входами

23 и выходами 24, управляющими входами 25 и 26, управляющими выходами 27.

Блок 13 задания режимов (фиг.2) со5 держит тумблерный регистр 28 режимов.

Кроме того, адаптер (фиг.1) содержит коммутатор 29.

Узлы 8 управления (фиг,3) включают в себя входной мультиплексор 30, постоянную память 31, входной регистр

32, генератор 33 синхроимпульсов и формирователь 34 сигнала начального сброса.

Узлы 22 буферной памяти содержат (фиг.5) память 35, счетчик 36 адреса, регистр 37 количества байтов и схему 38 сравнения.

Узел 3 входных сигналов представляет собой группу усилителей-прием20 ников сигналов интерфейса и осуществляют прием информационных сигналов интерфейса от канала по шинам 14 (15) .

Регистр 4 команд осуществляет при- 25 ем и хранение кода, поступающего из канала. Четыре возможных режима работы адаптера "Монопольный"; "Мультиплексный", "Одна память", "Две памяти задаются в коде команды, например, в первом-третьем разрядах кода.

Наличие "1" в первом разряде кода за- дает "Монопольный" режим работы, наличие "О," — "Мультиплексный". Наличие "1" во втором разряде кода задает режим "Одна память, наличие 1

11

35 в третьем разряде кода — режим "Две памяти".

Дешифраторы 5 команд осуществляют дешифрацию кода, поступающего из ка- 40 нала. Регистры 6 и узлы 7 сравнения адресов осуществляют сравнение адре-. са адаптера с заданным адресом, поступающим от канала, и выдачу в блок сигнала сравнения адресов. Узлы 8 управления вырабатывают внутренние сигналы управления и сигналы управления на шинах 20 (21) линий управления абонента и соответствии с кодом команды, сигналами, поступающими из канала по шинам 16 (17), и заданным режимом работы, поступающим из блока 13.

Мультиплексор 30 предназначен для реализации условных переходов, Постоянная память 31 служит для хране55 ния набора микрокоманд. Выходной регистр 32 предназначен для устранения разброса времени выборки различных адресных разрядов постоянной памяти.

Информационные входы мультиплексора соединены с входными шинами узла, по которым поступает сигнал перехода из одного состояния узла 8 в другое.

Выход мультиплексора подключен к младшему адресному входу постоянной памяти 31, на группу адресных входов которой подаются сигналы с выходного регистра. Узел 8 управления реализован в виде микропрограммного автомата, граф-алгоритм которого представлен на фиг.4 (для упрощения приведена часть алгоритма, описывающ1ая выполнение операции Запись в режиме

110дна память 1. Остальные части алгоритма выполняются аналогичным образом. Каждая часть алгоритма может быть выполнена как отдельная микропрограмма). В этой графе в кружках изображен адрес ячейки постоянной памяти, в которой хранится микрокоманда; дугами изображены переходы из одного состояния в другое; названия сигналов над кружками означают, что сигналы формируются в этих состояниях; переход из одного состояния (начало дуги) в другое (стрелка дуги) происходит при наличии этого сигнала.

Генератор 33 формирует непрерывную серию импульсов, синхронизирующих ра.боту узла 8. Формирователь (схема)

34 формирует сигналы начальной установки по включению питания и по сигналам интерфейса на шинах 16 (17) (последовательности сигналов "Селективный сброс", "Сброс системы" и т.д.).

Узлы 9 выходных сигналов представляют собой усилители-передатчики интерфейса и осущ1ествляют передачу в канал информационных сигналов по шинам 18 (19) .

Регистры 10 байтов состояния осуществляют хранение и передачу в канал байтов состояния. Формирование разрядов в регистрах 10 осуществляется по сигналам узла 8.

Буферный регистр 11 осуществляет прием, хранение и передачу в канал байтов команд и данных. Передача данных через регистр 11 осуществляется только в режимах, при которых не используются узлы 22 буферной памяти.

Блок 12 осуществляет сравнение кодов команд, поступивших иэ первого и второго каналов.

5 1608677 4 ск 13 обеспечивает задание режи- При сравнении команд блоком 12 (. .раваботы узлов 8 путем передачи на нению подвергаются поля модификатоетствующие входы узлов 8 (через ров) адаптер начинает передавать татор 29) содержимого регист- во второй капал данные из узла 22 команд или регистра 28. Управ- блока 1 через узел 9 блока 2. При этом

5 коммутатором 29 осуществляется узел 8 блока 2 формирует сигналы обетствующими тумблерами регист- нуления, а затем сигналы модификации счетчика 36 и сигналы обращения

ы 22 буферной памяти служат для 10 в память 35, которые поступают а хранения и выдачи в канал бай- вход управления чтением узла 22 блонных при работе в режимах "Од- ка 1.

rt ee It ять, Две памяти При сравнении значения счетчика

tt tI ежиме Одна память адаптер 36 и регистра 37, что свидетельствует следующим образом. ет о том, что завершена передача во ал (например, первый) выбирает второй канал данных, принятых от перр в соответствии с приниципами вого канала, на выходе схемы 38 сравзации ввода-вывода. При этом нения формируется сигнал, поступаюот канала по шинам 14 канала щий с выхода синхронизации узла 22 узел. 3 поступает в узел 7 2О блока 1 в узел 8 блока 2, по которому авнения с адресом адаптера,хра- оканчивается выполнение команды во в регистре 6 адреса. Результат втором канале. ния адресов выдается в узел 8. При передаче данных из второго кадреса совпадают, из узла 8 ад- нала в первый адаптер работает так аптера транслируется через узел 25 же, за исключением того, что данные ны 18 абонента и далее в ка- записываются в узел 22 блока 2, запиешифратор 5 декодирует команду, сью в узел 22 управляет узел 8 блонную из канала и хранимую в ре- ка 2, а считыванием — узел 8 блока 1.

В режиме "Две памяти адаптер ле расшифровки команды первого Зр обеспечивает одновременный прием дани определения режима работы по ных из первого и второго каналов в оманды или состоянию регистра узел 22 соответственно блоков 1 и 2 ка 13 адаптер осуществляет при- или передачу в первый и второй каналы шинам 14 и запись через узел данных из узлов 2? соответственно ел 22 блока 1 информации. При блоков 2 и 1. зел 8 блока 1 формирует сигнал

В этом режиме, если оба канала ния, а затем сигналы модифи- передают данные в адаптер одновременсчетчика 36 и сигналы обращения но, данные первого канала записывають 35, которые поступают на ся в узел 22 блока 1, а данные втоправления записью узла 8 бло- 4О рого канала — в узел 22 блока 2. Затем во второй канал через регистр е окончания приема от первого 11 и узел блока 2 передается байт данных (окончание определяет- состояния с указателем Внимание"

1 ом) узел 8 блока 1 формиру- после этого в первый -<анал через реал записи в регистр 37, ко- 45 гистр 11 и узел 9 блока 2 передаетоступает на входы управления ся байт состояния с указателем "Вниузла 8 блока 1, заносит в мание", после этого в первый канал

11 команду первого канала, через регистр 11 и узел 9 блока 1

8 блока 2 формирует и пере- передается такой же байт. Программы второй канал байт состояния 5О первой и второй ЦВМ вводят в адаптер

tl и телем Внимание . В ответ команды уточнения состояния, опреканал вводит команду уточне- деляют необходимые ответственные котояния, по которой ему переда- манды и вводят их через первый и втодержимое регистра 11, т.е. рой каналы в адаптер. По этим команпервого канала. По содержи- 55 дам данные из узла 22 блока 1 перегистра 11 программа второй даются во второй канал, а данные из еделяет, какую команду необ- узла 22 блока 2 — в первый канал. В ввести в адаптер, и через этом режиме блок 12 не работает, и канал вводит ее в адаптер. сравнение команд .не производится. Узмов соо ком ров лени соот ра 2 у прие а тов а на па

В работ

Ка адапт

opra адрес через для с нимым сравн

Если рес а

9 на получ гистр

По канал коду

28 бл ем по

3 в у этом обнул кации в памя входы ка 1.

Но канала

: ся кан ет сиг торый запись регист а узел дает в с указ второй ния со ется с команд мому р

ЦВМ оп ходимо второй

1608677 лами 8 по сигналам дешифратора 5 команд производится только анализ направления передачи данных (команда записи или чтения). Собственно процедуры записи и считывания в узлы 22

5 осуществляются так же, как и врежиме "Одна память".

Режимы работы адаптера задаются б локом 13. При этом возможны три споI соба задания режимов, определяемые положением соответствующих тумблеров регистра.?8, а именно: оперативное управление по командам первого канала (через коммутатор 15

?9 на входы узлов 8 передаются соответствующие разряды регистра 4 команд блока 1 связи с каналом); оперативное управление по командам второго канала (череэ коммутатор 20

29.передаются разряды команды, поступившей от второго канала); неоперативное управление (так же, как и известный адаптер — тумблерами регистра 28).

Узел 8 управления работает следующим образом. В исходном состоянии регистры 32 обнулены схемой 34, а на адресных входах постоянной памяти 31 присутствует нулевой адрес. После 30 сброса сигнала начальной установки по каждому сигналу синхронизации от генератора 33 производится анализ сигналов условий, поступающих на входы мультиплексора 30, и переход в очередное состояние. В каждом состоянии узла 8 на адресный вход постоянной памяти 31 подключается одна из входных шин узла. Выбор подключаемой шины производится в поле формата микроко- 4О манды.

Возможный формат микрокоманды имеет вид

АМК где АМК вЂ” поле адреса следующей микрокоманды;

AMX — поле кода адреса подключаемого входа мультиплексора;

УПР— поле выходных сигналов устройства управления.

Если на входной шине присутствует входной сигнал (т.е. логическая

11 11

1 ), т о узел 8 переходит в состояние, в младшем р а эр яде которого присут ствует единица . Если на выбранной шине отсутствует входной сигнал (т . е . присутствует логический " 0 " ), то автомат переходит в состояние, в младшем разряде которого присутствует нуль . Например, пусть поле адресов постоянной памяти 3 1 представля ет комбинацию 00 1 1, поле адреса входного мультиплексора 3 0 — 0 1 0 1 .

Если на пятом входе мультиплексора

3 0 (соответ ствующем коду 0 1 0 1 ) прис ут ст вует входной сигнал (т . е . логи11 11 ческая . 1 ), т о переход ос уще ствляется по адресу 00 1 1 1, если входной сигнал отсутствует — по адресу 00 1 1 0 °

Аналогично реализуются все остальные условные переходы, Для формир ования выходных сигналов устр ойс тва управления используется горизонтальное микропрограммирова ние, т . е . каждому разряду поля выходных сигналов микрокоманды ставится в соответствие определенный выходной сигнал устройства управления.

Формула изобретения

Адаптер .канал — канал по авт,св.

Р 1049895, отличающийся тем, что, с целью повышения производительности адаптера, в него введен коммутатор, причем выходы регистров команд первого и второго блоков связи с каналом и первый выход блока задания режимов соединены соответственно с первым, вторым и третьим информационными входами коммутатора, адресный вход и выход которого подключены соответственно к второму выходу блока задания режимов и к соответствующим входам условий узлов управления первого и второго блоков связи с каналом.

16086 77

Рие.2

1608б77

<3 9 \ 1М Ъ Ч

Ъ

ЧЪ

+ Ъ 34 59,вЪ Q,% " с

1б08677

° ц

° Ц ф (% ю

1608677

Составитель В.Вертлиб

Техр ед М.Дидык Корректор А.Осауленко

Редактор Н,Тупица

Заказ 3618 Тираж 567 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101