Программируемый многоканальный цифровой синтезатор частот

Программируемый многоканальный цифровой синтезатор частот

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиосвязи и может использоваться в приемопередающей аппаратуре и в имитаторах многолучевых каналов связи при моделировании доплеровского сдвига частоты в радиоканале. Цель изобретения - обеспечение возможности оперативного изменения набора синтезируемых частот. Для достижения указанной цели в синтезатор частот введены счетчик 7, первый и второй коммутаторы 8 и 9 и второй и третий запоминающие блоки 10 и 11. Введение этих блоков позволяет в процессе работы синтезатора частот изменять коды, хранящиеся во втором и третьем запоминающих блоках 10 и 11, за счет их поочередной работы. Переключение запоминающих блоков 10 и 11 из режима чтения информации в режим записи новых кодов осуществляется по сигналу на входе управления. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l9) (si)s Н 03 В 19/00

ГОС

ПО

ПР

К ВТОРСКОМУ СВИДЕТЕЛЬСТВУ мо щей вых

Вьцод упрабления

Ин р. 6ход Вход адрес (21) (22) (46) (71) сти (72) (53) (56) кл. (54)

НА

СТ (57) ДАРСТВЕННЫЙ КОМИТЕТ

ЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ГКНТ СССР

393104/24-09

15.03.88

3.11.90, Бюл. гв 43 енинградский электротехнический инсвязи им. проф. М.А.Бонч-Бруевича .Н,Волков и В.В.Лаюшка

21..373.1 (088,8) атент США М 3735269, 28 — 14, 1973.

ПРОГРАММИ РЧЕМЫЙ МНОГОКАЬНЫЙ ЦИФРОВОЙ СИНТЕЗАТОР ЧАТ зобретение относится к радиосвязи и ет использоваться в приемопередаюаппаратуре и в имитаторах многолучеканалов связи при моделировании доплеровского сдвига частоты в радиоканале. Цель изобретения — обеспечение воэможности оперативного изменения набора синтеэируемых частот. Для достижения укаэанной цели в синтезатор частот введены счетчик 7, первый и второй коммутаторы 8 и

9 и второй и третий запоминающие блоки 10 и 11, Введение этих блоков позволяет в процессе работы синтезатора частот изменять коды, хранящиеся во втором и третьем запоминающих блоках 10 и 11, эа счет их поочередной работы, Переключение запоминающих блоков 10 и 11 из режима чтения информации в режим записи новых кодов осуществляется по сигналу на входе управления. 1 ил.

1608777 4

Изобретение относится к области радиосвязи и может быть использовано в приемопередающей аппаратуре и в имитаторах многолучевых каналов связи при моделировании доплеровского сдвига частоты в радиоканале.

Цель изобретения — обеспечение воэможности оперативного изменения набора ,синтезируемых частот. . На чертеже приведена структурная электрическая схема программируемого многоканального цифрового синтезатора частот, Программируемый многоканальный цифровой синтезатор частот содержит сумматор 1, первый запоминающий блек 2, постоянный запоминающий блок 3, задающий, генератор 4, формирователь 5 импульсов и регистр 6 сдвига; а также — счетчик 7, первый 8 и второй 9 коммутаторы и второй 10 и третий 11 запоминающие блоки.

Программируемый многоканальный цифровой синтезатор частот работает следующим образом.

Последовательность импульсов с задающего генератора 4 вызывает изменения состояний счетчика 7 от 0-го до N-го, где и +1— количество обслу>киваемых каналов, Сигнал с выходов счетчика 7 в виде параллельного кода через коммутатор 8 (при наличии на управляющем входе низкого уровня напряжения) поступает на адресные входы второго запоминающего блока 10, в котором хранится информация о значениях набега фазы каналов, Считанная информация поступает на младшие m разрядов сумматора

1, причем на старшие и разрядов первых входов сумматора 1 подается нулевой сигнал. Первый запоминающий блок 2 в это время находится в состоянии считывания информации, и сигнал с его выходов переписывается в регистр 6 сдвига тактовым импульсов от задающего генератора 4.

Таким образом, на входы постоянного запоминающего блока 3 поступает сигнал с и старших разрядов регистра 6 сдвига, заключающий информацию о фазе колебаний

i-го канала в )-й момент времени, но вычисленный в (j-1)-м цикле, т.е. на К+1 тактов ранее. Сигналы с выходов всех m+n разрядов регистра 6 сдвига поступают на вторые входы сумматора 1, где производится очередное сложение промежуточной суммы (с выхода регистра 6 сдвига) с записанным во втором запоминающем блоке 10 значением набега фазы i-го канала.

Результат сложения записывается в первый запоминающий блок 2 по заднему фронту импульса от задающего генератора

4, После окончания записи по переднему

25 сом с выхода переполнения счетчика 7

40

45 сигналя с низкого уровня на высокий комму50

5

Фронту очередного импульса с задающего генератора 4 счетчик 7 увеличивает свое состояние на единицу и нэ адресных входах. первого 2 и второго 10 запоминающих бло-. ков записывается адрес (i+1)-ro канала и процесс повторяется.

- При описанной организации чтения информации из постоянного запоминающего блока 3, когда для всех И+1 каналов значение фазы оказывается задержанным на один цикл, т,е. на И+1 тактовый интервал, необходимо в первом цикле работы синтезатора установить на входах постоянного запоминающего блока 3 и на вторых входах сумматора 1 нулевые значения фаз каналов.

Это необходимо, так как в момент включения питания ячейки запоминающих блоков заполняются произвольными значениями.

С этой целью формирователь 5 импульсов вырабатывает на своем выходе после включения питания импульс, обнуляющий регистр 6 сдвига, независимо от данных на его входе. После прохождения первых И+1 импульсов с задающего генератора 4„импульпрекращает работу формирователь 5 импульсов и регистр 6 сдвига продолжает нормальное функционирование.

Во время функционирования синтезатора частот в третий запоминающий блок

11 (находя.щийся в третьем состоянии по выходу сигналом с входа управления) осуществляется прямой доступ через информационный вход, второй коммутатор 9 независимо от состояния счетчика 1. Это позволяет осуществить перезапись новых кодов набега фазы в третий запоминающий блок 11. Единственным условием является то, чтобы общее время перезаписи не превышало времени функционирования с кодами частот, записанным во второй запоминающий блок 10.

При изменении на управляющем входе татары 8 и 9 переключают адресные сигналы, в результате чего третий запоминающий блок 11 переводится в режим чтения информации, а второй запоминающий блок 10 в режим записи новых значений кодов.

Емкости второго 10 и третьего 11 запоминающих блоков определяются произведением разрядности кодов частот m на количество обслуживаемых каналов N+1.

Емкость первого запоминающего блока 2 определяется произведением {m+n) (N+1).

При этом разрядности m и и выбираются исходя из требуемой точности восстановления гармонического сигнала, эаписываемо- го в постоянный запоминающий блок 3.

1608777 мо из ти во

11, и пр те

Составитель В.Зенкин

Техред М.Моргентал Корректор Т.Палий

Тираж 652 Подписное венного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5. Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101

ЦИ су бл вы да ре су на вы щ во бо чи вт

Основным преимуществом предлагаео синтезатора частот по сравнению с естным является возможность операной (беэ выключения) записи проиэьных кодов в запоминающие блоки 10 и 5 вследствие чего оперативно изменяется абор синтеэируемых частот. При этом ктическая реализация схемы относиьно проста.

Формула изобретения

Программируемый мноГоканальный ровой синтезатор частот, содержащий матор, постоянный запоминающий к, задающий генератор и регистр, пер- 15 вход которого подключен к выходу защего генератора, при этом выходы истра соединены с вторыми входами матора и входами постоянного запомищего блока, выходы которого являются 20 одами синтезатора частот, о т л и ч а юй с я тем, что, с целью обеспечения можности оперативного изменения наа синтеэируемых частот, введены счет, формирователь импульсов, первый и рой коммутаторы и первый, второй и тре- 25 тий запоминающие блоки, причем первый выход счетчика соединен через формирователь импульсов с третьим входом регистра, второй вход которого подключен к выходу первого запоминающего блока, подключенного первым входом к выходам сумматора, выходы второго и.третьего запоминающих блоков соединены с первыми входами сумматора, вход счетчика соединен с выходом задающего генератора и вторым входом первого запоминающего блока, третьи входы которого подключены к вторым выходам счетчика и первым входам первого и второго коммутаторов, выходы которых соединены с первыми входами соответственно второго и третьего запоминающих блоков, вторые входы которых соединены с информационными входами синтезатора частот, адресными входами которого являются вторые входы первого и второго коммутаторов, при этом вторые выходы счетчика являются адресными выходами синтезатора частот, управляющим входом которого являются третьи входы первого и второго коммутаторов и второго и третьего запоминающих блоков.