Дельта-кодер

Дельта-кодер

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технике связи. Его использование для передачи речевых сообщений позволяет повысить точность преобразования за счет снижения уровня шумов квантования. Дельта-кодер содержит компаратор 1, триггер 2, сдвиговые регистры 3, 4, полусуматоры 5.1 - 5.N, двоичные сумматоры 11, 12, блок 20 инвертирования и цифроаналоговый преобразователь 22. Благодаря введению полусумматора 5. (N + 1), мультиплексоров 6, 7, умножителей 8 - 10 на постоянный коэффициент, блока 13 оперативной памяти, буферных регистров 14 - 16, делителей 17 - 19 на постоянный коэффициент и накапливающего сумматора 21 в дельта-кодере реализуется более точная процедура формирования аппроксимирующего напряжения. 2 ил.

СОЮа СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

Н.:СПУБЛИН.А1 (1Ю (И), (51) 5 Н 03 N 3 02 .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTGPCHOMY СВИДЕТЕЛЬСТВУ (5 -) ЛЕЛЬТАКОДЕР

Р fnTJ с) Т) 1

Ркч;st г) дт)

ГОСУДАРСТВЕННЬ!Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЩРЦТИЯМ

ПРИ WHT СССР (21) 4642637/24-24 (22) 26.01.89 (46) 07.12,90. Бюл, ? - 45 (71) Рижский политехнический институт им. А.Я.Пельше (72) К.С.Комаров, Г.Н.Котович, И.М. Иалашонок и И.О,Флейшман (53) 621.376,56:681.32 (088,8) (56) Авторское свидетельство СССР.

Ф 1203706, кл. Н 03 М 3/00, 1984.

Величкин А.И. Передача аналоговых сообцений по циАровьм каналам связи,М.: Радио и car*.зь, 1983, с, 98, Авторское свидетельство СССР !! 1444953, кл . Н 03 И 3/02, 1987. (57) Изобретение относится к вычислительной технике и технике связи. Его использование для передачи речевых сооб цений позволяет повысить точность преобразования за счет снижения уровня шумов квантования. Дельта-кодер содержит компаратор 1, триггер 2, сдвнговые регистры 3, 4, полусумматоры 5.1-5.N, двоичные сумматоры 11, 12, блок 20 инвертирования и цифроаналоговый преобразователь 22, Благодаря введению полусумматора 5,(N+1), мультиплексоров б, 7, умножигелей

1612375

" ь-Й корреляционныи м.o ° мент М-сигнала, усредненный на интервале

N " =О. Nм У 9

Т - период тактовой часl ABl + (CDi

Я

A 5C ii 2 2

R -1 Я,, + R" ! 1-»

40 ( площадь CDEP

iCD(+. (КГ

S с ЕF 2 (i) 45

R, 4i R11%2.

+ г ь

2 значения бит выходного дельта-модулированного (ДИ) сигнала соответствены ощадь всей фигуры но на входе и на первом

N-м выходах первого сдвii.— гоного регис.тра;

1 1, 1, 8 †. 10 на постоянный коэффициент, блока 13 оперативной памяти,. буферных регистров 14 - 16, делителей 17 - 19 на постоянный коэффициент и накаплиИзобретение относится к вычисли- 19 тельной технике и технике связч и может быть использовано для передачи речевцх сообщений.

Цель изобретения — повышение точности преобразования за счет сниже- 15 ния уровня шумов квантования.

На фиг. 1 приведена ф: нкциональная схема дельта-кодера; на фиг. 2 - диаграммы, поясняющие принцип его рабо-! ты. 20

Дельта-кодер содержит компаратор

1, триггер 2, первый 3 и второй ч

f сдвиговые регистры, полусумматоры >, первый 6 и второй 7 мультиплексоры,, первый — третий умножители 8 — 10 на 25 постоянный коэффициент,, первый 11 и второй 1" двоичные сумматоры, блок

13 оперативной памяти, первый — третий буферные регистры 14 — 16, первый — третий делители |7 — 19 HB Ho 3(1 стоянный коэффициент, блок 20 инвертирования, накапливающий сумматор 21, цифроаналоговый преобразователь (ЦАП)

22 и формирователь адрес.ов 23, а также информационный 24 и тактовый 25, входы.

Дельта-кодер работае вЂ, следующим образом.

Аппроксимирующее напряжение вычисляется следующим образом: (nT) = р(п ) R - . p((— 1) } R +...—

g р((п —:i)T) R

j=0 где р (пТ), р ((n — 1) Т), ..., p((n — N)T) вающего сумматора 21 в дельта-кодере реализуется более точная процедура формирования аппроксимирующего .напряжения, 2 ил, тоты, Фактически в выражении (1) величина В., является площадью прямоугольi/i ника,например, ABCD на фиг. 2а).

Аэтокорреляционная функция ДМ-сигнала представляет собой последовательность перекрывающихся треугольников, т,е, линейная на тактовом интервале (фиг, 2б). Исходя из этого свойства„. можно вычислить площадь фигуры, лежащей между cãðåäèíàè тактоьых интервалов центром которой является отсчет автокорре яционной функции Е „. Данная фигура состоит из

1+ двух трапеций: ABCD и 01)Еy (фиг. 2б), Плошадь АБС0

l j>гр "си р

После евер т и, гней площади с ДМ пгналом полу!;ii f 1 .чн )p эначение ап5 161237 проксимирующего напряжения, учитывающее линейное изменение автокорреляционной функции на тактовом интервале:

И

8 (nT) =,Я р ((и — i) T)x

Ц

;=о(2) 10

6 проключаются И+1 частичных произгедений) .

Вход умножителя 8 является фактически входои усреднителя, образованного цепочкой умножитель 8 — первый сумматор 11 — блок 13 — умножитель 9, работающего в соответствии с разностным уравнением:

1 1,, 1

4 2 + 2 1+2 причем такое изменение не учитывается в выражении (1).

В некоторой степени изменения автокорреляционной функции на тактовом интервале можно учесть путем увели15 чения внутренней частоты стробирования кодера, т.е. более частого, чем в известном кодере, взятия отсчетов автокорреляционной функции ДИ-сигнала, Однако, фигура, площадь которой 20 учитывается в подобном алгоритме (фиг ° 2в), располагается между отсче. тами автокорреляционной функции R „ +, и К, и отсчет R;+ уже не является центром фигуры. Такое смещение приводит к фаэовым искажениям речевого сигнала (задержка на половину так" тового интервала) и при скоростях передачи 9,6 кб; т/с и ниже (например, при скорости 7,2 кбит/с) вызывает шум 30 свободного канала и снижает отношение сигнал/шум. I

Ь соответствии с выражением (2) .

5 6

Дельта-кодер работает следующим образом.

Входной аналоговый .сигнал S(nT) поступает с входа 24 на первый вход компаратора 1 и сравнивается с аппрок. сииирующим напряжением Я (nT}, формиФ руеиым на выходе ЦАП 22. Результаты сравнения с выхода компаратора с приходом импульсов тактовой,последова-. т тельности --- с второго ныхода формиN+1 рователя 23 записываются в триггер

2, а с его выхода — в первый сдвигоный регистр 3. В каждом такте работы г устройства (с калщым импульсом, ) текущий отрезок ДИ-сигнала сдвигается в сдвигоном регистре 3, а последний полученный бит хранится в триггере 2. В течение каждого тактового интервала последний бит p(nT) при помощи полусумматоров 5 умножается сам на себя и на предыдущие значения p{(n-1)Т)

p((n-2)T); ..., p((n-N)T),. где Nдлина первого сдвигового регистра 3, образуя частичные произведения

p(nT) р((n-i)T) где i — расстояние между перемножаемыми битами. Полученные частичные произведения через первый мультиплексор 6 с частотой Г. поступают на вход первого умножителя

8 (т ° е. за один такт работы устройстN+1 ва Т = — — через первый мультиплексор т

Формирователь 23 адресов может быть выполнен на счетчике, при этом его первыми выходами являются выходы всех разрядов счетчика, кроме стар.шего, а вторым выходом формирователя.

23 является выход старшего разряда счетчика.

Умножитель 8 осуществляет умножение на коэффициент р, значение которого указано, уиножитель 9 — на коэффициент 1-, а уиножитель 10 — на

55 три.

Делителй 17 и 18 производят деление на дна, делитель 19 — на четыре.

p(nT) p((n-i}T ° ф,+ R (1 — g), и 1 н-1 (3) где R — вычисленный корреляционный

1rl момент ДМ-сигнала;

R — корреляционный момент ДИ n-1 сигнала в предыдущем такте работы устройстна.

При этом, функции элемента задержки на такт выполняет блок 13, в котором хранятся i корреляционные моменты, вычисленные в предыдущем такте работы устройства. Далее корреляционный момент с выхода первого сумматора 11

1612375 поступает на вход первого делителя

17, в это же время на выходах первоrî 14 и второго 15 буферных регист-ров присутствуют два предыдущих кор реляционных момента. Так, если на выходе первого сумматора 11 присутствует сигнал R, то на выходе первого буферного регистра 14 - сигнал а на выходе второго буферного ! регистра 15 — сигнал RI, Сигнал с выхода первого буферного регистра 14 через 1умножитель 10 поступает на второй вход второго сумматора 12, на первый вход котброго при 15 фтом поступает сигнал с выхода перво "о делителя 17, а на третий вход— игнал с выхода второго буферного реистра 15 (через второй делитель 18). игнал с выхода .второго сумматора 12 20 после прохождения через делитель 19 рмеет вид

Эта величина является площадью фигуры, образованчой суммой площадей двух трапеций АВСР и СРЕ1 (фиг, 2б).

Сигналы p((n- )Т с входа и выходов первого сдвигового регистра 3 с частотой f. проключаются через второй муль! типлексор 7 на вход второго сдвигового регистра 4, который осуществляет задержку сигнала p((n-i.)Т на величину 2/f . Таким образом, :в тот момент, 35

T когда на входе блока 20 инвертирования присутствует сигнал на его управляющем входе присутствует

p((n-i)T) .

Для осуществления предсказания в дельта-кодере производится свертка 45

jgi-сигнала с его автокорреляционной функцией в соответствии с выражением . (2). Поскольку ДИ-сигна!! имеет два т! !! 1! И уровня (представленные как 1 и -1 " ) то свертка производится путем сумми- 50 рования накапливающим сумматором 21 выборочно проинвертированных блоком

20 сигналов с выхода делителя 19.

По фронту частоты стробирования

f 55 т — — происходит запись информации, наN+1 копленной в накапливак1щем сумматоре

21 в третий буферный регистр 16, 1:р!! этом накапливающий сумматор 21 обнуляется. Вычисленное таким образом значение аппроксимирующего напряжения

S!!(nT) восстанавливается при помощи

ЦАП 22 и поступает на второй вход компаратора 1, Управление первым 6 и вторым 7 мультиплексорами и блоком 13 оперативной памяти производится с помощью формирователя 23 адресов, работающего в счетном режиме и осуществляющего деление частоты f " входа 25 на г

N+1 °

Коэффициент усреднителя в выраже1 л нии (3) ) = --- †-- где ь — интер1 л

СА л 11 Т вал, на котором речевой сигнал .можно считать стационарным, т.е. слоговая постоянная времени, выбирается порядка 5 — 10 мс.

Таким образом, так как при вычислении аппроксимирующего напряжения

S (vT) уччтывается линейное изменение а автокорреляцнонной функции на тактовом интервале, при использовании предлагаемого кодера повышается отношение сигнал/шум кодера, а также снижается уровень шумов свободного канала. Кроме того, в предлагаемом кодере отсутствуют аналоговые элементы.

Формула изобретения

Дельта-кодер, содержаний компаратор, первый вход которого является информационным Входом дельта-кодера, выход компаратора соединен с информационным входом триггера, выход которого подкпючен к информационному вхо" дс первого сдвигового регистра, первым входам первого — N-ro полусумматоров (N — число разрядов первого сдвигового регистра) и является выходом дельта-кодера, второй сдвиговый регистр, тактовый вход которого является тактовым входом дельта-кодера, первый и второй двоичные сумматоры, блок инвертирования и цифроаналогоВый преобразователь, выход которого соединен с вторым входом компаратора, тактовый вход триггера объединен с тактовым входом первого сцвнгового регистра, Выходь! 1:ервого — N-ro разрядов которого поп1глючены к вторым входам одноименнь! . полу! умматоров, отличающийся тем, что, с целью повышения тс>нп асти преобразоВЯ НИЯ 3 Л O H Т С11ИЬ<" 1! ПЯ Ð ÎÂÍ1! Ш jMOB

1612375 а A a+78 i+2

2 квантования, в дельта-кодер введены формирователь адресов, первый и второй мультиплексоры, блок оперативной памяти, первый — третий умножители на постоянный коэффициент, первый третий делители на постоянный коэффициент, первый - третий буферные регистры, накапливающий сумматор и (N+1)-й полусумматор, первый и .второй входы которого объединены первым информационным входом второго мультиплексора и подключены к выходу триг- гера, второй — (0+1)-й инАормационные входы втоРого мультиплексора под- 15 ключены к выходам соответственно пер.вого — N-ro разрядов первого сдвигового регистра, тактовые входы первого и второго буАерных регистров объединены с входом Аормирователя адресов и подключены к тактовому входу дельта-кодера, первые выходы Аормирователя адресов соединены с адресными входами первого и второго мультиплексоров и блока оперативной памяти, второй выход формирователя адресов подключен к тактовым входам триггера, накапливающего сумматора и третьего буфер1ного регистра, выходы (И+1)-ro, первого — N-ro полусумматоров соединены

30 соответственно с первым — (N+1)-м информационныьи входами первого мультиплексора, выход ксторогс H выходы блока оперативной памяти подключены к входам соответственно первого и втоЯ 35

1О рого умножителей на постоянный коэффициент, выходы которых соединены с первыми и вторыми входами первого двоичного сумматора, выходы которого подключены к.входам первого делителя на постоянный коэффициент и информационным входам блока оперативной памяти и первого беферного регистра, выходы которого соединены с входами третьего умножителя на постоянный коэффициент и информационными входами второго буАерного регистра, выходы которого подключены к входам второго делителя на постоянный коэффициент, выходы первого и второго делителей на постоянный коэффициент и третьего умножителя на постоянный коэффициент соединены с .-.ервыми — третьими входами второго двоичного сумматора, выходы которого через третий делитель на постоянный коэффициент подключены к информационным входам блока инвер-:. тирования, выход второго мультиплексора соединен с информационным входом второго сдвигового регистра, выход которого подключен к управляющему входу блока инвертирования, выходы которого соединены с информационными входами накапливающего сумматора, выходы которого подключены к информационнь м входам третьего буферного регистра, выходы которого соединены с входами цифроаналогового преобразователя.