Спектральный анализатор

Спектральный анализатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к измерительной технике, в частности к измерению характеристик случайных сигналов. Целью изобретения является повышение точности анализа. Анализатор содержит входной усилитель 1, аналого-цифровой преобразователь 2, цифровые фильтры 3<SB POS="POST">1</SB>...3<SB POS="POST">N</SB>, буферные регистры 4<SB POS="POST">11</SB>...4<SB POS="POST">1N</SB> и 4<SB POS="POST">21</SB>...4<SB POS="POST">2N</SB>, цифровой пиковый детектор 5, индикатор 6, цифровой коммутатор 7, логарифмический преобразователь 8, блок 9 извлечения квадратного корня, цифровой коммутатор 10, блок 11 детектирования, оперативное запоминающее устройство 12, дешифратор 13, блок 14 приоритетных прерываний и блок 15 управления. 2 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 G 01 R 23/16. ммпМ ...:,мь ;", I

i:ã!О. Е, А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 433.5234/21-24 (22) 27.11.87 (46) 15.1.2.90. Бюп. 11 46 (.72) А.А. Плавильщиков (53 ) 621. 317 (088 .8.) (56) Авторское свидетельство СССР

В 1308927, кл. С 01 R 23/16, 1984. (54) СПККТРАЛЪНЬ1Р АНАЛИЗАТОР (57) Изобретение относится к измерительной технике, в частности к измерению характеристик случайных сигналов. Целью изобретения является повышение точности анализа. АнаSU 1613969 А 1

2 лизатор содержит входной усилитель

1, аналого-цифровой преобразователь

2, цифровые фильтры 34-3, буферные регистры 4 ...4 „и 42i ...42п цифровой пиковый детектор 5, индикатор

6, цифровой коммутатор 7, логарифмический преобразователь 8, блок

9 извлечения квадратного корня, цифровой коммутатор 10, блок 11 детектирования, оперативное запоминающее устройство 12, депп&ратор

13, блок 14 приоритетных прерываний и блок 15 управления. 1 з.п. ф-лы, 2 ил.

1613969

Изобретение относится к измерительной технике, в частности к измерению характеристик случайных сигналов.

Цель изобретения — повышение точности анализа, На фиг. 1 изображен спектральный л нализ ат ор, на фиг . 2 — цифр оной пиковый детектор.

Спектральный анализатор содержит входной усилитель 1, АЦБ 2, цифровые третьеоктавные фильтры 3,1 -Зп, ! буферные регистры 4 < -4 „, и 4 » -4 щ цифровой пиковый детектор 5, индикатор 6, цифр овой коммутатор 7, логарифмический преобразователь 8, . блок извлечения квадратного корня

9, цифровой коммутатор 10, блок детектирования 11; оперативное запоминающее устройство 12, дешифратор 13, блок приоритетных прерываний 14 и блок управления (БУ) 15.

На вход усилчтеля 1 подается анализируемый сигнал; на выход коммутатора 7 поступают коды максимальных или среднеквадратичных значений (СКЗ) сигнала в соответствующих полосах частот; на входы блока управления 15 анализатора подаются (с клавиатуры на лицевой панели анализатора или с выхода внешнего

| управляющего устройства, например, ЗВМ) соответственно код коэффициента усиления сигнала, импульс запус ка анализатора, код времени усредне ния сигнала, импульс начала вывода измерительной информации, На выход анализатора подается импульс, сигна" лизирующий об окончании процесса вывода информации. На пятый и шестой входы анализатора подаются .потенциальные сигналы, определяющие соответственно вид поступающей на выход анализатора измерительной информации (максимальные или СКЗ анализируемого сигнала) и ее масштаб (линейный или логарифмический). Вход 16 соединен с входом усилителя 1. .Выход усилителя 1 подключен к входу AW 2, выход которого соединен с входами фильтров 3„ -3,1, выход каждого фильт-. ра 31 подключен к входам двух соответствующих буферных регистров 4, и 4, выход кажцого регистра 4 » соединен с, первым входом, а регистра

4 соединен со вторым входом детектора 5 выход .которого подключен к входу блока 11, выход которого подключен к входу блока 9 t: первому входу коммутатора 10, второй вход которого подключен к выходу блока 9, а выход — к входу преобразователя

8 и первому входу коммутатора 7, второй вход которого соединен с выходом преобразователя 8, а выход— с входом индикатора 6 и выходом 17, входы с ед ьмой, .в ос ьмой, тр етий и четвертый блока 15 подключены соответственно к первому, второму, третьему и четвертому входам БУ 15 выход 22 подключен к двенадцатому выходу, а входы пятого н шестого к пятому и шестому входам БУ 15, первый выход которого ссединен с первым управляющим входсм блока 11 и управляющим входом коьмутатора 10, второй выход БУ 15 подключен к управляющему входу преабразсвателя 8, управляющий выход блока 11 соединен с первым входом БУ 15 и первым управляющим входом ОЗУ 12, второй управляющий вход которого подключен к третьему выходу БУ 15, четвертый выход которого соединен с вторым управляющим входом блока 11, третий управляющий вход которого подключен к третьему управляющему входу ОЗУ 12 и пятому выходу БУ 15, шестой и двенадцатый выходы которого соединены соответственно с управляющими входами блока 9 и детектора 5,управляющий выход которого подключен к девятому входу БУ 15, и управляющему входу дешифратора 13, каждый в:з выходов .которого соединен с управляющими входами соответствующей пары регистров 4, и 41, седьмой выход БУ 15 подключея к выходу блока 14 и к входам дешифратора 13 и ОЗУ 12, вход— выход которого соединен с входом— выходом блока 11, восьмой выход БУ 15 подключен к управляющему входу блока

14 > KBEpbIH H3 вхОдОв KOTOpOZ 0 Соеди» нен с управляющим выходом соответствующего регистра 4, второй управляющий вход которого соединен с управляющим выходом соответствующего регистра 4, „, управляюший выход блока

14 соединен со втОрым входом БУ,д девятый, десятый и одиннадцатый выходы которого подключены к управляющим входам АЦП 2 и усилителя 1 соответственно, тринадцатый выход

БУ 15 соединен с управляющим входом кожгутатора 7.

13969

50

5 16

Детектор 5 (фиг . 2) содержит блок умножения 16, ПЗУ 17, элементы задержки 18, 19 и 20 и блок 21 деления. Первый .вход детектора 5 соединен с первыми входами блоков деления 21 и умножения 16, второй вход детектора 5 подключен к второму входу блока деления 21, выход которого соединен с входом ПЗУ 17, выход

ПЗУ 17 подключен к второму входу блока умножения, выход которого подключен к выходу детектора 5, управляющий вход. которого соединен с управляющим входом блока деления 21 и входом элемента задержки 18, выход элемента задержки 18 подключен к управляющему входу ПЗУ 17 и входу элемента задержки 19., выход которого соединен с управляющим входом блока умножения 16 и через элемент задержки 20 с управляющим выходом детектора 5.

Анализатор работает следующим образом.

Перед началом анализа производится программирование анализатора.

При этом на входы 7 и 3 подаются коды коэффициента усиления сигнала. и времени его усреднения. Процесс анализа сигнала начинается после подачи на вход 8 запускающего импульса. Процесс вывода измерительной информации осуществляется по окончании анализа подачей на вход 4 запускающего импульса. При этом вид выводимой измерительной информации (максимальные или СКЗ сигналы) и масштаб (линейный или логарифмггеский) ее представления определяются сигналами, подаваемыми на входы 5 и 6. Окончание процесса вывода измерительной информации фиксируется импульсом, поступающим на выход 11 анализатора.

Соответствующий коэффициент усиления. усилителя 1 устанавливается кодом, поступаю1цим с десятого выхода блока управления (БУ) 15 (работа

БУ 15 будет рассмотрена ниже) . Усиленный и ограниченный по частоте сверху сигнал с выхода усилителя 1 поступает на вход АЦП 2, с выхода которого на входы фильтров 3 -Зп поступают коды. выборочных значений сигнала. Запуск АЦП 2 осуществляется импульсами с девятого выхода БУ 15.

Сигналы на выходах третьеоктавных фильтров 3 - Зп относятся к классу

55 узкополосных и представляют собой амплитудно-модулированные (АИ) колебания с несущей частотой, равной средней частоте полосы пропускания фильтра. Максимальные значения и

СКЗ указанных сигналов могут быть определены через амплитудные значения последних. При этом СКЗ AM-сигнала вычисляется по следующей формуле

1 ь

СКЗ = 0,707 —,КА и где А ° — i-oe амплитудное значение

АМ-сигнала; п — число амплитудных значений

AM-сигнала, а максимальное значение определяется как наибольшее по абсолютной величине амплитудное значение АИ-сигнала.

Сигнал на выходе каждого цифрового фильтра представляется соответствующим временным рядом (последовательностью кодов мгновенных значений отфильтрованного сигнала) . Частота следования отсчетов в каждом из указанных рядов определяется средней частотой АЧХ соответствующего фильтра, и, как правило, превышает последнюю в два раза.

Для определения параметров в предполагаемом анализаторе сигнал на выходе каждого фильтра 3; на каждом из полупериодов колебания представляется двумя отсчетами, сдвинутыми друг относительно друга на четверть периода (т.е. частота дискретизации сигнала превышает среднюю частоту периода АЧХ соответствующего фильтра в четыре раза), Указанные отсчеты с выхода каждого

1 фильтра 3, последовательно записываются в два соответствующих регистров 4и и 4„ <, которые представляют собой многорежимный буферные регистры. Указанные регистры в зависимости от сигнала, поступающего на их управляющие входы, работают в режиме записи информации или ее выдачи. Для записи данных в регистр 4, необходимо также наличие разницы в знаковых разрядах поступающего и хранящегося кодов, а для записи данных в регистр 4„ < необходим разрушающий сигнал с управляющего выхода регистра 4;„. Таким образом, первый отсчет в каждом из полупериодов выходного сигнала фильтра 3

1613969 записывается в регистр 4 . После записи указанного кода в регистр 4 11 на его управляющем выходе формируется сигнал запр оса на пр ерывание, ко5 торый в данном случае является разрешением на запись следующего кода в р егистр 4, . Посл е записи очер едкого кода в регистр 41< на управляющем выходе последнего формируется сигнал запроса на прерывание, который в данном случае является заиросом на обработку. Сигналы с управ ляющих выходов регистров 4 -4п поступают каждый на соответствующий вход блока 14 приоритетов. Основная функция блока 14 сводится к приему сигналов, поступающих с управляющих выходов регистров 4 -4hz их распоз-! наванию и выдаче управляющих сигна- 20 лов, Поскольку запросы на обработку вырабатываются независимо друг от друга, то для установления порядка их удовлетворения каждому из регистров 4„ < присваивается приоритет- 25 ный номер, в соответствии с несущей частотой сигнала, отсчеты которого в него. записываются. Наивысший приоритет присваивается регистру, принимающему отсчеты сигнала с самой 3g высокой несущей частотой. На выходе блока 14 формируется код обслуживаемого в данный момент канала, а на его управляющем выходе — импульс сопровождения. Указанный код поступает на соответствующие входы ОЗУ 12., 35 число ячеек которого равно числу фильтров анализатора, и дешифратора

13 и является по отношению к этим устройствам кодом адреса. В зависимости от кода на входе дешифратора, 13 на одном из выходов последнего формируется сигнал, который переводит соответствующую пару регистров 41„и 4 из режима приема в режим выцачи информации. При этом выходные вентили этих регистров переводятся из пассивного состояния высокого сопротивления в активное состояние и информация, хранящаяся в этих регистрах, по двум соответствующим магистралям данных. поступает на первый и второй входы детектора 5.

Запуск детектора 5 осуществляется импульсом, поступающим на его управляющий вход с двенадцатого выхода

ХУ 15. Указанный импульс формируется при поступлении на второй вход БУ 15, импульса с управляющего выхода блока

14. Детектор 5 по двум отсчетам, взятым в течение одного полупериода сигнала, вычисляет ампгитудное значение этого полупериода., По окончании процесса вычислений детектор 5 формирует на своем выходе соответствующий код, а на управляющем выходе — импульс. Этот импульс поступает на девятый вход БУ 15 и .на управляющий вход депкфратора 13. Разрешающий сигнал с соответствующего выхода дешифратора 13 снимается, а соответствующая пара регистров 4, „и 4„ из режима выдачи переводится в режим приема информации. При этом выходные вентили указанных регистров переводятся в режим высокого сопротивления и отключаются от соответствующих магистралей данных. В то же время, на пятом выходе БУ 15 формируется имульс, поступающий на третий вход

ОЗУ 12 и третий вход детектора 11.

Этим импульсом производится считывание содержимого ячейки ОЗУ 12, определяемой кодом на входе последнего, и запись его в детектор 11. В это же время производится запись в детектор 11 кода с выхода детектора 5. В детекторе 11 при наличии разрешающего сигнала, поступающего на его второй вход с четвертого выхода БУ 15, производится обработка поступивших данных. В процессе обработки данных, поступающих в детектор 11 с выхода детектора 5, определяется. максимальное значение и текущее значение суммы квадратов отсчетов сигнала. После элементарного цикла обработки детектор 11 формирует на своем управляющем выходе импульс, который поступает на первый вход BY 15 и на пер" вый вход ОЗУ 12„При этом результаты обработки из детектора 11 переписываются в выбранную ранее ячейку

ОЗУ 12 (первая группа разрядов в каждой ячейке ОЗУ отводится для кода максимального значения, вторая группа — для кода текущего значения суммы квадратов обработанных. значений и третья группа — для кода числа обработанных значений сигнала). Кро" ме того, на втором выходе БУ 15 формируется сигнал, разрешающий блоку 14 обслуживание очередной пары регистров.. Описанный процесс обработки продолжается до окончания заданного времени усреднения сигнала. Процесс вывода результатов анализа начина161396 ется с подачи на вход 4 анализатора и далее на четвертый вход БУ 15 импульсного сигнала. При этом на седьмом выходе БУ 15 формируется код адреса первой ячейки ОЗУ 12, а на пятом выходе — импульс. По этому импульсу происходит считывание содержимого первой ячейки ОЗУ 12 и запись его в детектор 11. При этом в зависимости от сигнала на первом управляющем входе детектора. 11 на его выход подается код максимального значения или среднего значения квадрата. Если выводится макСимальное значение, то в соответствии с управляющим сигналом коммутатор 10 пропускает на выход код, поступающий на его первый вход.

Если выводится СКЗ, то на выход коммутатора 10 проходит код, поступаю- 20 щий на его второй вход с выхода блока 9. Блок 9 представляет собой ПЗУ, в ячейках которого записаны значения квадратного корня из кодов, поступающих на его вход, умноженные в со- 25 ответствии с (1) на величину 0,707.

При этом коды, поступающие на вход блока 9, являются кодами адреса его ячеек, а импульс, поступающий íà его управляющий вход — сигналом считывания содержимого выбранной ячейки.

Указанный импульс формируется на шестом выходе БУ 15 по окончании импульса на его пятом выходе. Таким образом, в зависимости от сигнала на управляющем входе коммутатора 10 на его выход будет поступать код

СКЗ или максимальных значений. Указанный код поступает на вход логарифмического преобразователя 8 и на первый вход коммутатора 7. Преобразователь 8 представляет собой ПЗУ, в ячейках которого записаны значения логарифмов кодов, поступающих на его вход. При этом коды, поступающие на вход преобразователя 8, являются кодами адреса его ячеек, а импульс, поступающий на его управляющий вход — сигналом считывания содержимого выбранной ячейки . Указанный импульс формируется на втором выходе

БУ 15 по окончании импульса íà его шестом выходе. В зависимости от сигнала на управляющем входе коммутатора 7 на его выход будет поступать код выбранного значения сигнала в линейном или логарифмическом масштабе. Если используется линейный.масш таб представления данных, то на выход

xj) = х Msin wt) = х з1п, (2)

)IA

ll

x = х S1n(wt + -) = х ° s1n(g +

) 2 1в 1 л

ll х1м oos j ь (3) где х, и х — первый и второй отсчеты j-го полупериода сигнала — амплитудное значение

j-ro полупериода;

- момент выборки первого о отсчета j -го полупери ода относит ельно начала последнего.

Для вычисления х из (2) или (3)1м необходимо определить величину 0 .

Для этого достаточно поделить (2) на (3) х l xjMsinkl .3 — Сдам х)2 zjMcos(k3 1

Откуда М = arctg

3 х, Используя (2 и (5), получаем (5) Х1 хп х - — — —,— — (6)

)М Sing . х .

) sin arctg(, )

Х1г.

Таким образ ом, по двум отсчетам, используя (6), можно определить амплитудное значение j-ro полупериода.

9 0 коммутатора 7 проходит код с его перного входа. Если используется логарифмический масштаб, то на выход коммутатора 7 проходит код, поступающий на

его второй вход с выхода преобразователя 8. С выхода коммутатора 7 код поступает на индикатор 6 и выход анализатора 17. На этом вывод содержимого первой ячейки РЗУ 12 заканчивается.

Вывод содержимого второй, третьей и т,д. ячеек ОЗУ 12 осуществляется последовательно в соответствии с приведенным описанием. При этом на седьмом выходе БУ 15 каждый раз формируется код адреса соответствующей ячейки.

Детектор 5 (фиг. 2) работает следующим образом.

Данный блок вычисляет текущие амплитудные значения сигналов с выходов фильтров 3 -3д. Каждый полупериод сигнала на выходе каждого фильтра представляется двумя отсчетами, сдвинутыми друг относительно друга на четверть периода. Укаэанные отсчеты представляются выражениями

1

sin агсйд(х1, /х ) (7) С этой целью для всех возможных значений отношений х,/х <вычисляются значения функции (7) и записываются в соответствующие ячейки ПЗУ 17.

Код поступающий на вход ПЗУ 17 с выхода блока 21 является кодом адре- са и выбирает соответствующую ячейку ПЗУ. При этом. сигнал считывания содержимого выбранной ячейки подается в ПЗУ 17 с выхода элемента 18, который обеспечивает задержку сигнала на время, необходимое для выполнения операции деления блоком 21. Содержимое выбранной ячейки ПЗУ 17 поступает на второй вход блока умножения 16.

Блок умножения 16 перемножает коды, поступившие на его первый и второй входы по сигналу, поступающему с выхода элемента 19. Эта схема задерживает сигнал, поступивший на ее вход на время переходных процессов, возникающих при считывании информации из ПЗУ 17. По окончании операцин умножения на выходе блока 16 формируется код амплитудного значения текущего полупериода выходного сигнала фильтра 3 . Этот код поступает на

1 выход детектора 5, В то же время на управляющий выход детектора 5 поступает сигнал с выхода элемента 20„ который задерживает сигнал, поступающий на ее вход, на время выпол- . нения операции умножения блоком 16.

Этот сигнал фиксирует окончание цикла обработки данных, связанной с определением текущего амплитудного значения сигнала, ll 161

Описанный алгоритм обработки реа.лизуется в детекторе 5 следующим

, образом. Коды значений х,р, посту;пающие на первый вход детектора 5, подаются далее на первые входы блоков 21 и умножения 16.. Коды значений х „, поступающие на второй вход детектора 5, подаются далее на второй вход блока 21. Запуск детектора 5 производится импульсом, .поступающим на его управляющий вход. Этим импульсом запускается блок деления 21. По окончании операции деления на выходе блока 21 формируется код отношения входных величин в соответствии с (4).

Этот код с помощью ПЗУ 17 подвергается функциональному преобразованию.

При этом реализуется функция вида

3969 12

Формула из обр ет ения

S0

1 ° Спектральный анализатор, содержащий входной усилитель, вход которого соединен с входом анализатора, аналого-цифровой преобразователь, блок детектирования, вход-выход которого соединен с входом-выходом оперативного зайоминающего устройс т ва, бл ок и з влечения квадратног о корня, выход которого подключен к первому входу цифрового коммутатора, логарифмический преобразователь, индикатор,.вход которого .соединен с выходом анализатора, дешифратор, вход которого соединен с входом оперативнаго запоминающего устройства и выходом блока приоритетных прерываний, при этом первый выход блока управления соединен с управляющим входом цифрового коммутатора и первым входом блока детектирования, второй — с управляющим входом логарифмического преобразователя, третий — с первым управляющим входом оперативного запоминающего устройства, четвертый — с вторым управляющим входом блока детектирования, пятый — с третьим управляюпщм входом оперативного запоминающего устройства блока детектирования, шестой — с управляющим входом блока извлечения квадратного корня, седьмой — с объединенными входами дешифратора и оперативного запаминающего устройства, восьмой — с управляющим входом блока приоритетных прерыва- ний, девятый — с управляющим входом аналого-цифрового преобразователя, десятый — с управляющим входом входного усилителя, управляющий выход блока детектирования соединен с вторым управляющим входом оперативного запоминающего устройства и первым входом блока управления, управляющий выход блока приоритетных прерываний соединен с вторым входом блока управления, одиннадцатый выход блока управления соединен с установочным выходом устройства, третий — седьмой входы блока управления соединены с установочными входами устройства, отличающийся тем, что, с целью повышения точности анализа, в него введены и цифровых фильтров, 2 буферных регистра, цифровой пиковый детектор, второй цифровой комму татор, дополнительный управляющий

14

1613969

13 вход, при этом выход входного усилителя соединен с входом аналого-цифрового преобразователя, выход которого соединен с объединенными входами цифровых фильтров, выход каждого фильтра соединен с входами соответствующей пары буферных регистров, управляющие входы которых соединены с соответствующим выходом дешифратора, управляющий выход первого регистра каждой пары соединен с вторым управляющим входом второго регистра той же пары, управляющий выход которого соединен с соответствующим входом блока приоритетных прерываний, выходы первого и второго регистров каждой пары подключены соответственно к первому и второму входам пикового детектора, выход которого соединен с входом блока детектирования, управляющий. вход пикового детектора подключен к двенадцатому выходу блока управления, восьмой вход которого соединен с дополнительным управляющим входом анализатора, управляющий вход пикового детектора подключен к девятому входу блока управления. и управляющему входу дешифратора, выход блока детектирования соединен с входом блока извлечения квадратного корня и вторым входом первого коммутатора, выход которого подключен к первому входу второго коммутатора и входу логарифмического преобразователя, выход которого соединен с вторым вхо5 дом второго коммутатора выход кото5 рого подключен к выходу анализатора, а управляющий вход — к тринадцатому входу блока управления.

2, Анализатор по п. 1, о т л и ч а ю шийся тем, что пиковый детектор выполнен в виде блока деления, блока умножения, постоянного запоминающего устройства и трех элементов задержки, при этом первый вход детектора соединен с первыми входами блоков деления и умножения, второй вход детектора подключен к второму входу блока деления, выход которого соединен с входом постоян33 ного запоминающего устройства, выход которого подключен к второму входу блока умножения, своим выходом подключенного к выходу детектора, управляющий вход которого соединен

25 с управляющим входом блока деления. и входом первого элемента задержки, выход которого подключен к управляющему входу постоянного запоминающего устройства и входу второго элемента задержки, выход которого соединен с управляющим входом блока умножения и через третий элемент задержки — с управляющим выходом детектора.