Последовательный одноразрядный двоичный сумматор

Последовательный одноразрядный двоичный сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ и других устройствах обработки дискретной информации, например, в устройствах дискретной автоматики и предварительной обработки измерительной информации. Цель изобретения - расширение области применения за счет обеспечения самосинхронного режима работы. Сумматор содержит входы 1 парафазных кодов разрядных значений слагаемых, три элемента И-ИЛИ-НЕ 2,3,4, два входных элемента И-НЕ 5 и 6, две пары вспомогательных элементов И-НЕ 7,8 и И-ИЛИ-НЕ 9 и 10, и выходы парафазного кода разряда суммы 11 и 12. 1 ил.

СООЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„, 1615703

G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРОИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

fl0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

flPH ГКНТ СССР (21) 4645802/24-24 (22) 02 ° 02.89 (46) 23.12.90.Бюл. Р 47 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) В.И.Варшавский, В.И. Красюк,," Н.M.Êðàâ÷åíêî и В.Б.Мараховский (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 1233133, кл. С 06 F 7/50, 1986.

Дроздов Е.А., Комарницкий В.А, Пятибратов А,П. Электронные вычисли. тельные машины Единой Системы.

М : Машиностроение, 1979, с.227, рис. 6.12б. (54) ПОСЛЕДОВАТЕЛЬНЫЙ ОДНОРАЗРЯДНЫЙ

ДВОИЧНЫЙ СУ121АТОР

2 (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ и других устройствах обработки дискретной информации, например в устройствах дискретной автоматики и предварительной обработки измерительной информации. Цель изобретения - расширение области применения эа счет обеспечения самосинхронного режима работы.

Сумматор содержит входы 1 парафазных кодов разрядных значений слагаемых, три элемента И-ИЛИ-НЕ 2, 3, 4, два входных элемента И-НЕ 5.и 6, две пары вспомогательных элементов И-НЕ 7, 8 и И-ИЛИ-НЕ 9 и 10 и выходы парафаэ-. ного кода разряда суммы 11 и 12. е

1 ил.

1615703

40

Изобретение относится к вычислительной технике и может быть исг.- ользовано в процессорах ЭВИ и других устройствах обработки дискретной информации, например в устройствах дискретной автоматики и предварительной обработки измерительной ин, формации, !

Цель изобретения — расширение области применения последовательных одноразрядных двоичных сумматоров за счет обеспечения самосинхронного режима работы.

На чертеже представлена функцио-!, нальная схема последовательного одно1 разрядного двоичного сумматора, Последовательный одноразрядный .двоичный сумматор содержит прямые и

,èíâåðñHûå (парафазные) входы 1 сла гаемых, три элемента И-ИЛИ-НЕ 2 — 4

Э Э два элемента И-НЕ 5 и 6, первый 1-триггер, содержащий два элемента

-НЕ 7 и 8, второй триггер, содержаий два элемента И-ИЛИ-НЕ 9 и 1О,пря ой выход 11 устройства, инверсный

ыход 12 устройства, причем входы ервого элемента И-ИЛИ-НЕ 2 соедиБены с входами 1 устройства таким рбразом, что одна группа входов эле ента И-ИЛИ-НЕ соединена с первым прямым и вторым инверсным. входами 1

Ьлагаемых, вторая группа входов эле ента И-ИЛИ-НЕ соединена с первым

Инверсным и вторым прямым входами 1 лагаемых.

Работа сумматора происходит в режиме "Запрос-ответ", при .этом сумма1ор может находиться в двух состояниях: в нерабочем и .рабочем, и кажфое из этих состояний может быть пройндицировано в любой произвольный момент времени по результатам аналиЗа соотношения значений входных и выходных переменных. Обозначим инверсМ» 1ые входы 1 сумматора через а и Ь, а

Прямые — через а и Ь. Прямой выход

11 сумматора обозначим через, а и нверсньпЪ выход 12 — через» „. В исходном нерабочем состоянии сумматора на его входах и выходах значения сИгналов соответствуют нерабочим кодовым комбинациям входных и выходных переменных: а = à = b = b = О и Ж = — О, которые в дальнейшем именуются спейсером. Следовательно, наличие снейсеров на входе и выходе сумматора свидетельствует о нерабочем состоянии сумматора и его готовности к приему входной информации и ее преобразованию. Подача рабочих кодовых комбинаций, соответствующих некоторым разрядным значениям слагаемых, на вход сумматора (а а А Ь 4 Ь) инициирует запуск сумматора в фазу установки рабочего состояния, для которой однозначным признаком является отсутствие спейсера на входе и нулевой спейсер на выходе сумматора:,К, О. Фаза установки длится до момента получения выходного сигнала „К, после чего сумматор переходит в рабочее состояние. Сброс входных сигналов сумматора в спейсер приводит к началу фазы гашения рабочего состояния, Признаком этой фазы является спейсер на входе сумматора и выходной сигнал ; . После завершения фазы гашения сумматор возвращается в исходное нерабочее состояние с нулевыми спейсерами на входе и выходе и готов к приему и преобра-. зованию информации в следующем рабочем цикле °

Сумматор работает следующим образом.

Обозначим для удобства выходы первого и второго входных элементов

И-НЕ 5 и 6 соответственно через z и .

У, а выход первого элемента И-ИЛИ-НЕ

2 — через 6 . Положим также, что на выходах элементов И-НЕ 8 и 7 первой пары вспомогательных элементов реализуется логическая функция (х, х) °

Для указанных переменных справедливы следующие функциональные зависимости: у = аЬ, я = аЬ, C = (аЬч аЬ).

Состояние первого RS-триггера, образованного первой парой вспомогательных элементов И-НЕ 7 и 8 (mix) (0,1), может измениться на одном и только одном наборе значений входных переменных: а = Ь = 1. При этом значение переменной у сбрасывается .в О, что приводит к установке переменной х в значение 1, и триггер переключается в состояние (х,х) (1,0). На всех остальных наборах значений входных переменных (а =

= Ь = О и а Ф Ь) состояние триггера (x, x) = (0,1) остается неизменным, Другое исходное состояние триггера (х,х) = (1,0) может измениться только на входной наборе разрядных,знаыний слагаемых а = Ь = О, т.е. при а = Ь = 1 ° При этом переменная на

161 выходе элемента И-HE 5 принимает значение О, и триггер переключается в состояние (х,х) = (0,1). Следовательно, на выходах первой пары вспомогательных элементов И-НЕ 8 и 7 формируется значение логической функции х = PGgab x = P9lab

5703 6 следующие выражения: для нерабочегоа состояния сумматора ху VP = PltP = О, 5

xzЧР .Г РГ Р = О, и для рабочего состояния сумматора где х — значение сигнала переноса в старший разряд суммы, полученное по разрядным значениям слагаемых с учетом величины сигнала переноса из младшего разряда суммы Р.

Таким образом, триггер на первой паре. вспомогательных элементов И-НЕ

7 и 8 хранит значение сигнала переноса из младшего разряда суммы при спейсере на входе сумматора, а при подаче некоторого набора разрядных значений слагаемых и переходе сумматора в рабочее состояние осуществляет формирование и хранение нового значения сигнала переноса в старший разряд суммы. При этом конъюнкции ху и хх, формируемые на входах элементов И-ИЛИ-НЕ 3 и 4 по значениям выходных сигналов элементов И-НЕ 7 и 8 и входных элементов И-НЕ 5 и 6, в нерабочем состоянии сумматора соответственно равны: ху " P и хз = P, так как у z = 1, а при переходе сумматора в рабочее состояние принимают значение ху = (PG Ч аЬ)(аЬ) РG и

zz (Bjlab) (ab) = Рб.

Второй триггер образован второй парой вспомогательных элементов

Г

И-ИЛИ-НЕ 9 и 10. В нерабочем состоянии сумматора состояние второго триггера всегда является инверсным относительно состояния первого триггера на первой паре вспомогательных элементов И-НЕ 7 и 8. Его выходные сигналы P с выхода элемента И-ИЛИ-НЕ

9 и Р с выхода элемента И-ИЛИ-НЕ 10 подаются на входы соответствующих групп входов И элементов И-ИЛИ-НЕ

4 и 3, на втоуые входы которых поступает сигнал 6 с выхода элемента

И-ИПИ-НЕ 2. На указанных входах формируются конъюнкции вида ф = Р(з и j3 = PQ . Б нерабочем состоянии сумматора указанные конъюнкции принимают значения аа = P, 13 Р, так как

5- =1

Таким образом, для выходов элементов И-ИЛИ-НЕ 3 и 4 можно записать

Рассмотрим работу сумматора при подаче на его вход различных значениЪ разрядов слагаемых и при различных начальных состояниях первого и второго триггеров,. соответствующих единичному и нулевому значениям хранимого сигнала переноса, При подаче разрядных значений слагаемых таких, что а ф Ь, начинается фаза установки рабочего состояния сумматора, Значения переменных z и у на выходах вход25 ных элементов И-НЕ.5 и 6 не изменяет своего единичного значения. Изменяется значение (7 выходного сигнала элемента И-ИЛИ-НЕ 2, принимая значение О. Это приводит к изменению сигналов на прямом и инверсном выходах сумматора, поскольку изменяются выходные сигналы элементов И-ИЛИ-НЕ

3 и 4: Х= Р, + = P т ° е. для хранимого значения сигнала переноса (Р,Р) (1,0) выходной сигнал сумматора

35,»„ = О и Г". = 1, для (Р,Р) = (0,1) значение выходных сигналов = 1 и ,>"„= О °

В любом случае хранящаяся величина сигнала переноса остается неизмен4О ной. Формирование выходного сигнала завершает фазу установки сумматора в рабочее состояние, которая для различных значений разрядов слагаемых а ф Ь имеет продолжитель45 ность 2с, где а — время задержки од- ного логического элемента. Сброс входов сумматора в спейсер ииицииру- ет начало фазы гашения, во время которой восстанавливается единичное

50 значение переменной (7 на выходе элемента И-ИЛИ-НЕ 2, что вызывает сброс в спейсер выходных сигналов элементов И-ИЛИ-HE 3 и 4, а следовательно, и выхода сумматора:,кк О

5S .и = 0.

Сумматор возвращается в исходное нерабочее состояние. Фаза гашения . продолжается время 21.". Полный рабо1615703 чий цикл сумматора для а Ъ состав2

Положим, что на вход сумматора по;„цаны нулевые разрядные значения сла1 5 . гаемых: а = Ь О и а Ь 1. Фаза !

,установки начинается с переключения входного элемента И-НЕ 5 и сброса в

10 значения переменной z. При этом значения переменных у. и G на выходах элементов И-НЕ 6 и И-ИЛИ-НЕ 2 остаются равными Вез изменения. Как бует влиять z = О на состояние первого триггера однозначно определяетя его исходным состоянием (х, х). сли исходным является нулевое состояние (х, х) = (О,1), что соответстует хранению нулевого значения сигала переноса (P, Р) * (0,1), значение z = О не вызывает изменения сос20

1ояния элементов И-HE 7 и И-ИЛИ-НЕ 9 ервого и второго триггеров на первой второй парах вспомогательных элеентов. Оба триггера остаются в исодных состояниях. Вместе с тем z 25 - О приводит к тому, что все.входные конъюнкции! элемента И-ИЛИ-HE 4 приЙимают нулевые значения, вызывая пе реключение этого элемента в 1. На выходе сумматора устанавливается сиг- 30 нал, = О и 2 ; = 1, поскольку выходной сигнал элемента И-ИЛИ-НЕ 3 остается неизменным. Фаза установки длит" л ся 2с. В фазе гашения происходит переключение в исходное состояние элемента И-НЕ 5 с восстановлением г 1.

Конъюнкция xz принимает значение 1, что вызывает сброс в О выходного сигнала элемента И-ИЛИ-НЕ 4. Выход сумматора переходит в нулевой спей- 40 и. сер. Фаза гашения длится 2 . Полный рабочий цикл сумматора 2 а + 2c

Если первый триггер находится в состоянии (х, х) = (1,0) и а Ь

О, переход переменной z в О вызыва- 45 ет переключение элемента И-НЕ 7 в 1, что приводит к изменению исходного состояния первого триггера, который переходит в состояние (х, x) = (О,1).

Указанное переключение первого триггера не вызывает переключения второ50

ro триггера благодаря блокирующему воздействию нулевого значения пере; менной z. Переключение первого триггера в состояние (х, х) = (0,1) приводит к обнулению всех конъюнкций на, входе элемента И-ИЛИ-НЕ 3 и на выходе сумматора устанавливается сигнал

Й„= 1 и = О, Завершается фаза установки за время л

4с, В Фазе гашения восстанавливается исходное состояние элемента И-НЕ 5, переменная z принимает значение 1,что вызывает переключение в новое состояние второго триггера: элемент И-ИЛИНЕ 9 переключается в О, что вызывает установку в 1 элемента И-ИЛИ-НЕ

l0, Второй триггер. переходит в состояние (Р,Р) (0,1). Новое состояние второго триггера приводит к сбросу в О сигнала на выходе элемента

И-ИЛИ-НЕ 3, и на выходе сумматора устанавливается нулевой спейсер. Фаза

А, гашения продолжается 4 . Полный рабочий цикл сумматора 4 с" + 4ь.

При поступлении на вход сумматора единичных разрядных значений слагаемых а Ь 1 и а Ъ = О состояния элементов И-НЕ 5 и И-ИЛИ-НЕ 2 не изменяются, значения переменных z и ( остаются равными 1 ° Фаза установки начинается с переключения элемента

И-НЕ 6 и сброса в О значения переменной у: у О. Если исходное состояние первого триггера соответствует единичному значению хранящегося сигнала переноса (х, х) = (1,0), сброс в О значения переменной не оказывает воздействия на состояние первого и второго триггеров. Они остаются в исходном состоянии. Вместе с тем при у = О оказываются нулевыми все входные конъюнкции элемента И-ИЛИ-НЕ

3, и он переключается в состояние 1.

На выходе сумматора устанавливается сигнал,= 1 и .К О. Фаза установки л длится 2 c . Фаза гашения включает в себя восстановление исходного состояния элемента И-НЕ 6 и переменной у в значении 1. При у 1 происходит сброс в.О элемента И-ИЛИ-НЕ 3 и.выхода сумматора в нулевой спейсер.

Фаза гашения продолжается 2 б . Полный рабочий цикл сумматора 2Ф + 2с

Если при у О оказывается, что исходное состояние первого триггера (х, х) = (0,1), т.е. хранится нулевое значение сигнала переноса, элемент И-НЕ 8 переключается в состояние 1 и вызывает переключение первого триггера в состояние (х, х) (1,0). Состояние второго триггера при этом остается нейзмениым,пос-, кольку его переключение блокируется нулевым значением переменной у. Новое» состояние первого триггера (х, x)

=(1,0)j приводит к тому, что все

1615703 входные конъюнкции элемента И-ИЛИ-НЕ

4 принимают значение 0 и его выход переключается в 1. На выходе сумматора устанавливается сигнал, 5 = 0 и

1. Фаза установки составляет время 4 . Фаза гашения начинается л с восстановления исходного состояния элемента И-HE б, при котором у = 1.

Это вызывает переключение состояния второго триггера: элемент И-ИЛИ-НЕ

10 переключается в О, что приводит к установке в 1 элемента И-ИЛИ-НЕ 9 и переключению второго триггера в состояние (P, P) = (1,0). Переключение второго триггера вызывает установку в 1 входной конъюнкции 7 6 элемента И-ИЛИ-НЕ 4, и происходит переключение в 0 его выходного сигнала, Выходной сигнал сумматора сбрасывается в спейсер, Фаза гашения длится

4 с . Полный рабочий цикл сумматора

4с+ 4b

Формула изобретения

Составитель .Варакин

РедактоР О.ИРковецкаЯ ТехРед g.1 оданич . Корректор В.Гирняк

Заказ 3987 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул . Гагарина, 101

Последовательный одноразрядный двоичный сумматор, содержащий инверсные и прямые входы парафазных кодов разрядных значений слагаемых, первый и второй элементы И-ИЛИ-НЕ, причем входы первого элемента И-ИЛИ-НЕ соединены с входами сумматора таким образом, что одна группа входов первого элемента И-ИЛИ-НЕ соединена с первым прямым и вторым инверсным входами слагаемых, вторая группа входов первоrо элемента И-ИЛИ-НЕ соединена с первым инверсным и вторым прямым входами слагаемых, выход первого элемента И-ИЛИ-НŠ— с первым входом первой группы входов второго элемента И-ИЛИ-НЕ, выход которого. соединен с прямым выходом сумматора, отличающийся тем,что, с целью расширения области применения за счет обеспечени» самосинхронного:., режима работы, сумматор содержит третий элемент И-1ПИ-HE два элемента

И вЂ” НЕ, гервый триггер, содержащий два элемента И-НЕ, второй триггер, содержаший два элемента И-ИЛИ-НЕ, причем выход первого и второго элементов 11-НЕ первого триггера соединен с первым входом соответственно второго и первого элементов И-НЕ первого триггера, выход первого и второго элементов И-ИЛИ-HE второго триг, гера соединен с входом первой группы входов соответственно второго И первого элементов И-ИЛИ-НЕ второго триггера, первый и второй входы первого и второго элементов И-НЕ соединены соответственно с инверсными и прямыми входами слагаемых сумматора, Выходы первого и второго элементов

И вЂ” НЕ соединены с вторым входом соответственно первого и второго элемен.тов И-НЕ первого триггера, с первым

25 входом второй группы входов соответственно первого и второго элементов

И-ИЛИ-НЕ второго триггера и с первым входом второй группы входов соответственно третьего и второго элементов

И-ИЛИ-НЕ, выход первого и второго элементов первого триггера соединен с вторым входом второй группы входов соответственно первого и второго элементов И-ИЛИ-HE второго триггера и

35 с вторым входом второй группы входов соответственно третьего и второго элементов И-ИЛИ-НЕ, выход первого и второго элементов И-; 1И-НЕ второго триггера соединен с вторым входом первой группы входов соответственно третьего и второго элементов И-ИЛИНЕ, выход первого элемента И-ИЛИ-НЕ соединен с первым входом первой группы входов третьего элемента И-ИЛИ-НЕ, выход которого соединен с инверсным выходом сумматора,