Устройство для вычисления многочленов

Устройство для вычисления многочленов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам для вычисления многочленов и может быть использовано в качестве арифметического расширителя ЭВМ. Цель изобретения - сокращение количества оборудования. Устройство содержит регистры аргумента, коэффициента и результата, M - 1 блоков возведения в I-ю степень (I=2,M,M - степень многочлена), блок извлечения квадратного корня, коммутатор, сумматор, сумматор-вычитатель, узел управления и квадратор. В процессе функционирования устройства операнды последовательно поступают на вход устройства. Тактирование работы устройства осуществляется внешним синхросигналом, по положительному перепаду которого операнд записывается во входном регистре, а по отрицательному - промежуточный результат фиксируется в регистре результата. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU 1617445 (51) 5 G 06 F 15/31 !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ! ! . разом.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫГИЯМ

ПРИ П НТ СССР (21) 4612870/24 (22) 02.12.88 (46) 30.12.90. Бюл. № 48 (71) Киевский политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) В.И.Жабин, В.В.Макаров, В.Н.Кожевников и В.В.Ткаченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

1134947,кл. G 06 F 15/31, 1985,.

Авторское свидетельство СССР

¹ 1048481, кл. С 06 F 15/31, 1983: (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МНОГОЧЛЕНОВ (57) Изобретение относится к вычислительной технике, в частности к устройствам для вычисления многочленов> и может быть использовано в качестИзобретение относится к вычислительной технике и может быть применено в цифровых вычислительных машинах и устройствах °

Цель изобретения — сокращение оборудования.

На чертеже представлена структурная схема устройства °

Устройство содержит вход 1 устрой ства, регистр 2 аргумента, (m-1) бло.! ков возведения в i-ю степень (i =2,m, m — степень многочлена), входы 4.14.m+2 коммутатора 5, коммутатор 5, сумматор 6, регистр 7 коэффициента, квадратор 8, сумматор-вычитатель 9, регистр 10 результата, синхровход

11 устройства и узел 12 управления, состоящий из триггеров 13 и 14, счет", 2 ве арифметического расширителя ЭВМ.

Цель изобретения — сокращение количества оборудования. Устройство содержит регистры аргумента, коэффициента и результата, ш-1 блоков возведения в i-ю степень (i = 2,m, m— степень многочлена), блок извлечения квадратного корня, коммутатор, сумматор, сумматор-вычитатель, узел управления и квадратор. В процессе функционирования устройства операнды последовательно поступают на вход устройства. Тактирование работы устройства осуществляется внешним синхросигналом, по положительному перепаду которого операнд записывается во входном регистре, а по отрицательному — промежуточный результат фиксируется в регистре результата. 1 ил. чика 15, элемента ИЛИ 16, элемента

И 1/,нулевого входа,. 18 устройства и блока 19 извлечения квадратного корня.

Устройство работает следующим обПеред началом вычислений триггеры 13 и 14 устанавливаются в единичное состояние, регистры 2, 7 и 10, а также счетчик 15 обнуляются.

В блоке 19, выполненном на постоян; ной памяти, хранится значение функции

Р(х) в блоках З.i (i = 2,m) записаны таблицы для возведения чисел в степень

В квадраторе 8 записана таблица возведения чисел в квадрат.

1617445

Вычисление многочлена выполняется в (m+2) тактах. В первом такте на вход 1 устройства поступает аргумент.

Затем поступает синхросигнал на вход

11 устройства. По положительному перепаду синхросигнала значение х записывается в регистр 2. Указанное значение поступает на входы блоков

З.i, на выходах которых формируются значения соответствующих функций. Так как счетчик 15 обнулен, на выход коммутатора 5 передается информация с входов 4.1. Таким образом на выходе коммутато а 5 формируется значе- 15 ние функции F(x), а на выходе квадратора 8 — величина F(x).

Единичный сигнал с выхода элемента

ИЛИ 16 определяет операцию вычитания сумматора-вычитателя 9, который вычитает иэ содержимого регистра 10 результата значение F.(õ). По отрицательному перепаду синхросигнала на входе 11 информация на выходах сумматора-вычитателя 9, т.е. значение 25

0-F(x) ôèêñèðóåòñÿ в регистре 10.

Кроме того, прибавляется единица к содержимому счетчика 15, а также устанавливается в нулевое состояние триггер 13. Во втором такте íà вход

1 устройства поступает значение4 Ы) где оС = 2а, — a, — аг — a> †...а„„ а и 2 2 2 также знак К. 11о положительному перепаду синхросигнала значение, ф1 записывается в регистр 7. Знаковый разряд 0 поступает на первый вход элемента И 17, и если с((О, на выходе элемента ИЛИ 16 формируется . единичный сигнал, определяющий операцию вычитания сумматору — вычитателю 9. В противном случае на выходе элемента ИЛИ 16 присутствует 0 и сумматор-вычитатель 9 выполняет операцию суммирования. Так как в счетчике 15 записана 1, то на выход 45 коммутатора передается нулевая информация с входа 4.2. На выходе сумматора 6 формируется значение )lj. а на выходах квадратора 8 — I 1 . По отрицательному перепаду синхросигнала в регистре 10 фиксируется информа50 ция (-F(x)+ ф). Кроме тсго, прибавляется единица к содержимому счетчика 15, а также сбрасывается триггер

14 и на выходе элемента ИЛИ 16 устанавливается нулевое значение.

В третьем цикле на вход 1 устройства поступает значение коэффициента многочлена а, которое по положительному перепаду синхросигнала записывается в регистр 7.

Информация с входа 4.3 коммутатора

5, т.е. значение аргумента, передается на вход сумматора 6, на другой вход поступает коэффициент а, на выходе сумматоре формируется значение (а< +х).

В третьм и остальных до (m+2)-го тактах, на выходе элемента ИЛИ 16 присутствует "0", т.е. сумматор-вычитатель 9 выполняет операцию сложения.

По. отрицательному перепаду синхросигнала в регистре 10 фиксируется значение ((-F(x)+ oL)+(a < + х) ). Кроме того, к содержимому счетчика 15 прибавляется единица. Палее в каждом следующем такте на вход 1 устройства поступают значения коэффициентов, а в регистре 10 формируется значение: Ю

P(x) = -F(x)+ о + (a + х ), ) (После окончания (m+2)-го такта в регистре результата 10 формируется значение, которое равно удвоенному значению многочлена Р(х) = а + а х + о а х формула изобретения

Устройство для вычисления многочленов, содержащее регистр аргумента, выход которого соединен с входами

m-1 блоков возведения в i-ю степень (i = 2,m, где m — порядок многочлена) сумматор, выход которого соединен с входом квадратора, выход которого соединен с первым информационным входом сумматора-вычитателя, регистр коэффициента, информационный вход которого соединен с информационным входом регистра аргумента и является входом устройства, первый вход сумматора соединен с выходом регистра аргумента, о т л и ч а ю— щ е е с я тем, что, с целью сокращения количества оборудования, оно содержит блок извлечения квадратного корня, коммутатор, регистр результата и узел управления, первый вход которого соединен с синхровходом устройства, второй вход — с выходом знака регистра коэффициента, а первый, второй, третий, четвертый и пятый выходы узла управления соединены.соответственно с управляющими входами регистра аргумента, регистра коэффициента, первым и вторым управляюСоставитель Л.Логачева

Редактор Л.Пчолинская Техред Л.0лийнык Корректор С.Черни

Заказ 4 119 Тираж 569 Подписное

ВНИИПИ Государственного. комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина,101

5 161 щими входами коммутатора и с входом выбора операции сумматора-вычитателя, выход которого соединен с информационным входом регистра результата, выход которого является выходом устройства и соединен с вторым информационным входом сумматора-вычитателя, первый информационный вход коммутатора соединен с выходом блока извлечения квадратного корня, второй информационный вход — с нулевым входом устройства, третий инфор7445 6 мационный вход — с выходом регистра аргумента, j-й информационный вход коммутатора (j = 4,m+2) соединен соответственно с выходом k-ro блока возведения в j-ю степень (k 1,m-1), выход коммутатора соединен с вторым входом сумматора, вход блока извлечения квадратн- го корня соединен с выходом регистра аргумента, синхровход которого соединен с синхровходами регистров коэффициента и результата и подключен к синхровходу устройства.