Устройство для приема двоичных частотно-манипулированных сигналов

Устройство для приема двоичных частотно-манипулированных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике электросвязи. Цель изобретения - повышение помехоустойчивости при кратковременных пропаданиях сигнала. Устройство содержит четыре умножителя 1.1 - 1.4, два генератора 2.1,2.2 опорных сигналов, два фазовращателя 3.1, 3,2, четыре интегратора 4.1 - 4.4, четыре блока 5.1 - 5.4 памяти, два блока 6.1,6.2 определения фазы, два блока 7.1,7.2 определения модуля, синхронизатор 8 символов, решающий блок 9, четыре коммутатора 10 - 13, сумматор 14, три пороговых блока 15, 16, 17, четыре блока 18 - 21 задержки, вычитающий блок 22, элемент И 23. Такое построение схемы устройства приводит к тому, что при вынесении решения в каждом единичном интервале учитывается принятый сигнал не только текущего единичного интервала, но также предыдущего и последующего единичных интервалов. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю Н 04 1 27/14

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4637654/09 (22) 13.01,89 (46) 30.12.90. Бюл. N 48 (71) Ленинградский электротехнический институт связи им. проф, M.А,Бонч-Бруевича . (72) В.В.Державина, Д.А,Копылов и С.И.Лопатин (53) 621.394.62(088,8) (56) Зюко А.Г. и др. Теория передачи сигналов. M. Радио и связь, 1986, с. 189-190. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА ДВОИЧНЫХ ЧАСТОТНО-МАНИПУЛИРОВАННЫХ

СИГНАЛОВ (57) Изобретение относится к технике электросвязи. Цель изобретения — повышение помехоустойчивости при кратковременных

„ЫЛ, 1б17654 А1 пропаданиях сигнала. Устройство содержит четыре умножителя 1.1 — 1.4, два генератора

2,1 и 2,2 опорных сигналов, два фазовращателя 3.1 и 3,2, четыре интегратора 4.1-4.4, четыре блока 5.1 — 5.4 памяти, два блока 6.1 и 6.2 определения фазы, два блока 7.1 и 7,2 определения модуля, синхронизатор 8 символов, решающий блок 9, четыре коммутатора 10-13, сумматор 14, три пороговых блока

15-17, четыре блока 18 — 21 задержки, вычитающий блок 22, элемент И 23. Такое построение схемы устройства приводит к тому, что при вынесении решения в каждом единичном интервале учитывается принятый сигнал не только текущего единичного интервала, но также предыдущего и последующего единичных интервалов. 1 ил.

1617654

Изобретение относится к технике электросвязи и может быть использовано для передачи данных по каналам связи.

Цель изобретения — повышение помехоустойчивости при кратковременных пропаданиях сигнала.

На чертеже предсталена структурная электрическая схема предлагаемого устройства.

Устройство для приема двоичных частотно-манипулированных сигналов содержит первый 1.1, второй 1.2, третий 1,3 и четвертый 1.4 умножители, первый 2.1 и второй 2.2 генераторы опорных сигналов, первый 3.1 и второй 3.2 фазовращатели, первый

4.1, второй 4.2, третий 4.3 и четвертый 4,4 интеграторы, первый 5.1, второй 5.2, третий

5.3 и четвертый 5,4 блоки памяти, первый

6.1 и второй 6.2 блоки определения фазы, первый 7.1 и второй 7,2 блоки определения модуля, синхронизатор 8 символов, решающий блок 9, первый 10, второй 11, третий 12 . и четертый 13 коммутаторы, сумматор 14, первый 15, второй 16 и третий 17 пороговые блоки, первый 18, второй 19, третий 20 и четвертый 21 блоки задержки, вычитающий блок 22 и элемент И 23, Устройство работает следующим образом.

На вход сброса первого и второго генераторов 2.1 и 2.2 опорных сигналов в конце каждого единичного интервала приходит узкий стробирующий импульс с выхода синхронизатора 8 символов. Зтим импульсом фазы сигналов на выходах первого и второго генераторов 2.1 и 2.2 принудительно устанавливаются в О, Таким образом, независимо от величин частот в и аь в начале каждого единичного интервала фазы синусоидальных колебаний на выходах первого и второго генераторов 2.1 и 2.2 опорных сигналов оказываются равными нулю.

Колебания на их выходах в каждом и-м единичном интервале соответственно равны:

Uq (t) =cos (co> (t — n Т));

Up (t ) = соз (в, (t — и Т) ). (1}

Первый и второй фазовращатели 3,1 и

3.2 сдвигают фазу этих колебаний на 90О.

Сигналы на их выходах в течение каждого и-го единичного интервала соответственно равны:

0 (t) = sin (в (t — n Т));

М

О (t) =sin(в,(т — n Т)). (2) Входной сигнал Z(t) умножается в первом 1.1, втором 1.2, третьем 1,3 и четвертом

1.4 умножителях на указанные сигналы, На входы сброса всех интеграторов 4,1—

5 4.4 с выхода синхронизатора 8 символов в конце каждого единичного интервала подается узкий стробирующий импульс. При приходе стробирующего импульса на входы сброса первого 4.1, второго 4,2, третьего 4,3

10 и четвертого 4.4 интеграторов значения сигналов на их выходах обнуляются. Значит, в начале каждого единичного интервала на выходах всех интеграторов 4,1-4.4 присутствует О. К концу и-ro единичного интервала, 15 т.е. к моменту прихода следующего стробирующего импульса, на выходах первого 4,1, второго 4,2, третьего 4.3 и четвертого 4.4 интеграторов формируются интегралы;

2P (P+t) т

Y> = ) Z (t ) cos (o)i (t — и T ) ) dt, пТ (и+1) т

У1 =./ Z (t ) sin (m1 (t — и T ) ) dt;

25 пТ (и+1) Т

Yp =f 2(t)соз(вп(t — n Т))dt; пТ

30 (и+ ) Т

Yp = f Z(t) sin (co,(С вЂ” n T))dt, (3) пТ

На тактовые входы всех блоков 5.1-5.4 памяти подается стробирующий импульс с выхода синхронизатора 8 символов. По переднему фронту этого импульса в них производится запись информации с информационных входов. Записанная ин40 формация сразу же передается на их выход и сохраняется там в течение следующего . (и + 1)-го единичного интервала до прихода следующего положительного фронта ñòðîбирующего импульса, когда будет записана

45 очередная информация. При этом, поскольку на входы сброса всех интеграторов

4.1 — 4.4 и на тактовые входы всех блоков

5.1 — 5.4 памяти подается один и тот же стробирующий импульс, за счет ненулевой за50 держки появления информации на выходах всех интеграторов 4,1 — 4,4 относительно входа сброса во все блоки 5.1-5.4 в конце и-го единичного интервала всегда записы-ваются значения интегралов (3). Таким образом, в течение (n + 1)-го единичного интервала на выходах всех блоков 5.1-5.4 присутствуют значения интегралов у1, у, уо, у,, вычисленные в п-м единичном интервале. В первом и втором блоках 7.1 и 7.2 определения модуля производится оценка

1617654 модулей V> и Vo соответственно. Значит, в течение (n + 1)-го единичного интервала на выходах первого и второго блоков 7.1 и 7.2 определения модуля присутствуют значения Ч1 и Vo, вычисленные для и-го единич- 5 ного интервала, В решающем блоке 9 производится сравнение величин V> и Vo, Если V» Vo, то на выходе решающего блока

9 формируется "1", в противном случае — "0".

Таким образом, в течение всего (и + 1)-ro 10 единичного интервала на выходе решающего блока 9 присутствует логический сигнал, означающий номер большей из двух величин V1 и Чо, вычисленных для п-ro единичного интервала. 15

В первом и втором блоках 6.1 и 6.2 определения фазы формируются оценки начальных фаз И и 64 в предположении, что передавались сигналы S<(t) и So(t) соответственно. Оценки начальных фаз 20

O1 C4 можно, например, производить по максимуму правдоподобия.

Второй 11, третий 12 и четвертый 13 коммутаторы пропускают на свой выход сигнал с первого информационного входа, 25 когда на управляющем входе присутствует

"1" и с второго информационного входа, ког- да на управляющем входе присутствует "0".

Тогда в течение (n+ 1)-го единичного интер- . вала на выходе третьего коммутатора 12 30 присутствует сигнал, равный величине наибольшего из двух модулей V> или Vo, вычисленных для и-го единичного интервала, а на выходе второго коммутатора 11 — соответствующая этому модулю оценка начальной 35 фазы (Q или C4 ), также вычисленная для и-го единичного интервала. На первый и второй информационные входы четвертого коммутатора 13 подаются постоянные сигналы, равные (по модулю 2 л) набегам фаз частот си> и сто соответственно за один единичный интервал:

С1 =ЛЭ1 =N> Т mod 2л;

Cp =AOp =Cop T mod 2_#_. (4)

Тогда на выходе четвертого коммутатора 13 в течение (п + 1)-ro единичного интервала формируется сигнал, равный величине набега фазы (ЛЭ или h C4 ), в зависимо- 50 сти от решения, принятого в решающем блкое 9, для n-ro единичного интервала. В сумматоре 14 происходит сложение по модулю 2л оценки начальной фазы (Ch или(Э, ) с набегом фазы (ЛО или ЛС4 соответственно). В результате в течение (и + 1)-го единичного интервала на выходе сумматора 14 присутствует оценка фазы сигнала соответствующей частоты (в1 или и ) для момента конца и-го единичного интервала.

На информационные входы всех блоков

18 — 21 задержки поступают сигналы, изменяющие свои значения в моменты, определяемые фронтом стробирующих импульсов с выхода синхронизатора 8 символов. Поскольку по смыслу от всех блоков 18 — 21 задержки требуется задерживать сигнал на время, равное целому числу единичных интервалов, то их удобно построить по синхронной схеме, причем на их тактовые входы следует подать стробирующие импульсы с выхода синхронизатора 8 символов, Первый и четвертый блоки 18 и 21 задержки задерживают сигнал на один единичный интервал (на время Т). При приходе положительного фронта стробирующего импульса на тактовые входы первого и четвертого блоков 18 и

21 задержки они записывают информацию со своего информационного входа и сразу же передают ее на свой выход. Информация на выходе не меняется до прихода следующего положительного фронта на тактовый вход, При этом за счет ненулевых задержек в первом 5.1, втором 5.2, третьем 5.3 и четвертом 5,4 блоках памяти и других элементах устройства в течение всего (и+1)-го единичного интервала на выходах первого и четвертого блоков 18 и 21 задержки присутствуют сигналы, которые действовали на их входах в течение (n+ 1)-го единичного интервала. Второй и третий блоки 19 и 20 задержки задерживают сигнал на два единичных интервала (на время 2Т). При приходе положительного фронта на тактовый вход они. записывают информацию со своего информационного входа, а на выход выдают ту информацию, которая была записана по предыдущему фронту стробирующего импульса. Таким образом, на выходах второго и третьего блоков 19 и 20 задержки в течение всего (n + 2)-го единичного интервала действуют сигналы, которые действовали на их входах в течение и-го единичного интервала.

В течение всего (n + 2)-го единичного интервала на выходе второго блока 19 задержки действует сигнал, равный оценке конечной фазы (n -1)-го единичного интервала, т.е. при непрерывной фазе сигнала в канале связи начальной фазы и-ro единичного интервала. В вычитающем блоке 22 произво-. дится вычитание (по модулю 2 K) из оценки начальной фазы колебания (n + 1)-го единичного интервала (т.е. конечной фазы и-го единичного интервала) оценки начальной фазы и-го единичного интервала, В результате в течение всего (и + 2)-го единичного

1617654 интервала на выходе вычитающего блока 22 присутствует оценка набега фазы в и-м единичном интервале, причем для этой оценки не используется принятый сигнал Е(т) в течение n-ro единичного интервала, а используется сигнал в (п-1)-м и (и+1)-м единичных интервалах.

Для обеспечения работоспособности предлагаемого устройства необходимо передаваемые частоты o)> и со, выбирать такими, чтобы они имели существенно разные набеги фаз Л91 и hC4 за время единичного интервала Т. Например, Л64 =О,а Л6Ь =л, т,е. в имеет целое число периодов в одном единичном интервале, а в — целое нечетное число полупериодов. Тогда по оценке набега фазы в и-м единичном интервале на выходе вычитающего блока 22 можно принять решение о том, какая из двух частот в или в передавалась в и-м единичном интервале. Это решение принимается в первом пороговом блоке 15, производящем сравнение оценки набега фазы с пороговыми уровнями, зависящими от hO> и Л94(т.е. от выбора частотв и и,). Когда полученная оценка набега фазы ближе к Л О>, на выходе первого порогового блока 15 формируется "1", а когда ближе к ЛОЬ вЂ” "0". Это значит, что пороги первого порогового блока 15 должны выбираться по формулам:

А> = (h G1 + Л С4 )/2 (mod 2 л );

1Ъ = (h (% + Л Я6 )/2 (m od 2 ж ) . (5)

Конкретные знаки при сравнении в первом пороговом блоке 15 с порогами

А> и А очевидны, когда известны конкретные значения Л(Э и Л64, В частном случае при ЛИ =О, Л64.=л пороги

А =л/2, Лр = — л/2 .Когда ЛО лежит в пределах от — л/2 до л/2, на выходе первого порогового блока l5 формируется "1" (т.е. ЛО ближе к О, чем к z )), Когда he больше л/2 или меньше — л/2 формируется "0" (h,Îближе к, чем к О). Таким образом, в течение всего (n + 2)-ro единичного интервала на выходе первого порогового блока 15 действует логический сигнал, означающий решение по оценке набега фазы для и-го единичного интервала. Первый блок 18 задержки задерживает сигнал со своего информационного входа на один единичный интервал (время Т), Он служит для уравнивания времени появления сигналов решения на информационных входах первого коммутатора 10. На выходе первого блока 18 задержки в течение всего (n + 2)-ro единичного интервала действует логический сигнал, означающий решение по максимуму модуля V) и Vo, вычисленного для

n-ro единичного интервала, Таким образом, 5 на информационных входах первого коммутатора 10 в течение всего (n + 2)-го единичного интервала присутствуют два сигнала решения для и-го единичного интервала: на втором входе — по максимуму модуля V> или

10 Vp на первом входе — по оценке набега фазы, вычисленной с учетом входного сигнала Zg только в (n-1)-м и (п+1)-м единичных интервалах. Первый коммутатор 10 пропускает на выход устройства один из этих двух сигна15 лов решения.

Оставшаяся часть схемы служит для управления первым коммутатором 10. Если в канале связи пропадания сигнала отсутствуют, а имеется лишь аддитивный белый

20 гауссовский шум, то выходной сигнал всегда должен соответствовать сигналу с выхода решающего блока 9, Переключение первого коммутатора 10 целесообразно только для тех единичных интервалов, которые цели25 ком (или почти целиком) попадают в зону действия пропадания сигнала, но с условием, что в окружающих его единичных интервалах осталось достаточно энергии сигналов, чтобы можно было обоснованно

30 вычислять оценки их начальных фаз. Отсеивание "пораженных" пропаданием сигнала и "надежных" единичных элементов осуществляется во втором и третьем пороговых блоках 16 и 17 путем сравнения наибольше35 ro из модулей Vi u Vo с выхода третьего коммутатора 12 с пороговыми значениями.

Во втором пороговом блоке 16 выбираются

"надежные" единичные элементы, в которых осталось достаточно энергии сигнала, 40 чтобы можно было с большой вероятностью принять верное решение (в решающем блоке 9) и с достаточной точностью определить

его начальную фазу (на выходе второго коммутатора 11). Для этого входное значение

45 модуля V сравнивается с пороговым уровнем a . .Если V > а то на выходе второго порогового блока 16 формируется "1", в противном случае — "0". В третьем пороговом блоке 17 выбираются "пораженные" пропа50 данием сигнала единичные элементы, в которых собственно сигнала или нет совсем, или осталась настолько небольшая его часть, что на выходе решающего блока 9 вероятность ошибки слишком высока, Для

55 этого входное значение модуля V сравнивается с пороговым уровнем P(P (а), Если

V (j3, то на выходе третьего порогового блока 17 формируется "1", в противном случае — "0". Третий и четвертый блоки 20 и 21

1617654 задержки задерживают сигнал со своих информационных входов на 2Т и на Т соответственно, Поэтому на входах элемента И 23 действуют логические сигналы (в течение всего(п+ 2)-ro единичного интервала), озна- 5 чающие результаты сравнения во втором пороговом блоке 16 в течение (и + 2)-го единичного интервала и в течение n-ro единичного интервала, а также результат сравнения в третьем пороговом блоке 17 в 10 течение (и + 1)-го единичного интервала.

Тогда на выходе элемента И 23 в течение всего (и + 2)-го единичного интервала будет присутствовать "1" только в том случае, если максимальный модуль Ч, вычисленный для 15 и-го единичного интервала, окажется меньше В, а максимальные модули V, вычисленные для (n + 1)-го и (и — 1)-го единичных интервалов, окажутся больше а.

Первый коммутатор 10 пропускает на 20 выход устройства сигнал со своего первого информационного входа, когда на управляющем входе присутствует "1", и с второго информационного входа в случае "0". Значит, на выходе устройства в течение всего 25 (n + 2)-го единичного интервала присутствует сигнал решения, вычисленный для и-го единичного интервала по оценке набега фазы, только втом случае,,когда и-й единичный элемент бып "поражен" пропаданием, а (и - 30

1)-й и (и + 1)-й единичные элементы обязательно были "надежными", что. позволяет . полагаться на это решение. Во всех остальных случаях выходной сигнал устройства соответствует сигналу на выходе решающего 35 блока 9, только с задержкой на один единичный интервал Т.

Величины порогов а NP во втором и третьем пороговых блоках 16 и 17 следует выбирать, исходя из отношения сиг- 40 нал/шум в канале связи, из конкретных величин частот си1 и в, а также иэ статистических сведений о частости и длительности пропаданий сигнала. При отсутствии шума и других помех выходной сигнал 45 третьего коммутатора 12 равен АКТ/2 (А— амплитуда сигнала на выходе передатчика;

К вЂ” коэффициент усиления канала связи; Т— длительность единичного интервала), В частном случае пороги можно выбрать равны- 50 ми: а - 0,3 х АКТ/2, j3 = 0,2 х АКТ/2. Тогда все пропадания длительностью менее

= 0,8 Т приводят к срабатыванию третьего порогового блока 17, т.е. не будет зафиксировано "пораженных" единичных элемен- 55 тов. С другой стороны, чтобы один единичный элемент оказался "поражен-. ным" пропаданием, а соседний с ним — "ненадежным", необходима длительность пропадания = 0,8Т + 0,7Т = 1,5Т. Таким об- ; разом, все пропадания от = 0,8Т до = 1,5Т будут либо не зарегистрированы, либо восстановлены предлагаемым устройством.

Только, начиная сдлительности пропадания

=1,5Т, может возникнуть ситуация, когда невозможно достоверно определить переданный бит информации.

Формула изобретения

Устройство для приема двоичных частотно-манипулированных сигналов, содержащее синхронизатор символов, вход которого является информационным входом устройства и соединен с первым входом первого умножителя, к второму входу которого подключен выход первого генератора опорных сигналов, с первым входом второго умножителя, к второму входу которого подключен выход первого фазовращателя, с первым входом третьего умножителя, к второму входу которого подключен выход второго генератора опорных сигналов, и с первым входом четвертого умножителя, к второму входу которого подключен выход второго фазовращателя, вход которого соединен с выходом второго генератора опорных сигналов, а выход первого генератора опорных сигналов подключен к входу первого фазовращателя, при этом выходы первого, второго, третьего и четвертого умножителей соединены соответственно с информационными входами первого, второго, третьего и четвертого интеграторов, а также два блока определения модуля, выхо-. ды которых подключены к входам решающего блока, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости при кратковременных пропаданиях сигнала, введены четыре блока памяти, два блока определения фазы, четыре коммутатора, сумматор, три пороговых блока, четыре блока задержки, вычитающий блок и элемент И, выход которого подключен к управляющему входу первого коммутатора, первый и второй сигнальные входы которого соединены соответственно с выходом первого порогового блока, к входу которого подключен выход вычитающего блока, и с выходом первого блока задержки. сигнальный вход которого соединен с управляющим входом второго коммутатора, к сигнальным входам которого подключены выходы первого и второго блоков определения фазы, с выходом решающего блока,.с управляющим входом третьего коммутатора, к сигнальным входам которого подключены выходы первого и второго блоков определения модуля, и с управляющимм входом четвертого коммутатора, выход которого подключен к одному входу

1617654

Составитель В.Чибисов

Редактор А.Лежнина Техред М.Моргентал Корректор С.Шевкун

Заказ 4130 Тираж 527 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород. ул.Гагарина. 101 сумматора, другой вход и выход которого соединены соответственно с выходом второго коммутатора, который подключен к одному входу вычитающего блока, и с сигнальным входом второго блока задержки, выход и тактовый вход которого соединены соответственно с другим входом вычитающего блока и с выходом синхрони затора символов, который подключен к так, товому входу первого блока задержки, к тактовому входу третьего блока задержки, сигнальный вход которого соединен с выхо. дом второго порогового блока, к тактовому входу четвертого блока задержки, сигнальный вход которого соединен с выходом третьего порогового блока, к входам первого и второго генераторов опорных сигналов, к сбросовым входам первого и второго блоков памяти, выходы которых соединены с входами первого блока определения фазы и первого блока определения модуля, к сбросовым входам третьего и четвертого блоков памяти, выходы которых соединены с входами второго блока определения фазы и вто5 рого блока определения модуля, и к сбросовым входам первого, второго, третьего и четвертого интеграторов, выходы которых подключены к информационным входам соответственно первого, второго, 10 третьего и четвертого блоков памяти, причем выход третьего коммутатора соединен с входом третьего порогового блока и с входом второго порогового блока, выход которого подключен к первому входу элемента

15 И, второй и третий входы которого соединены соответственно с выходами третьего и четвертого блоков задержки, выход первого коммутатора является выходом устройства, фазовыми входами которого являются сиг20 нальные входы четвертого коммутатора,