Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств быстродействующих цифровых и комбинированных вычиспительных машин. В устройстве деление двоичных нормализованных чисел осуществляется путем аппаратурной реализации итерационного алгоритма. Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия для устройств итерационного типа. Для достижения цели в устройство, содержащее три матричных умножителя 2-4, два сумматора 5,6 и регистр 1, дополнительно введены две группы элементов НЕ /,8 и генератор 13 импульсов, связи между блоками организованы таким образом, что при обеспечении высокого быстродействия прототипа возможно сокращение аппаратурных затрат на 15% по сравнению с прототипом. 7. ил. Ј

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ()9) (II) (qI)g G 06 Г 7/52

ОПИСАНИЕ ИЗОЬРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ,".1.4ß

I r ::Я Ег Ь1 !.ЩТ Е;-М

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4664152/24 (22) 20.03.89 (46) 07.01 . 91 . Бюл. Р 1 (71) Институт кибернетики им. В.N.Глушкова (72) В.К.Велик (53) 681.325(088.8) (56) Авторское свидетельство СССР заявке Р 4400180/24, кл. G 06 F 7/52, 1988.

Авторское свидетельство СССР

Р 1354186, кл. G 06 F 7/52, 1986. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычисюжтельной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств

2 быстродействующих цифровых и комбинированных вычислительных машин. В устройстве деление двоичных нормализованных чисел осуществляется путем аппаратурной реализации итерационного алгоритма. Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия для устройств итерационного типа. Для достижения цели в устройство, содержащее три мат-. ричных умножителя 2 — 4, два сумматора 5,6 и регистр 1, дополнительно введены две группы элементов НЕ 7,8 и генератор 13 импульсов, связи между блоками организованы таким образом, что при обеспечении высокого быстроЖ действия прототипа возможно сокращение аппаратурных затрат на 157. по сравнению с прототипом. 2 ил.

1619256

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств быстродействующих цифровых и комбинированных вычислительных машин.

Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — график функции С (a).

Устройство для деления содержит регистр 1, матричные умножители ". — 4, сумматоры 5,6, группы 7,8 элементов

ВЕ, входы 9, 10 делимого и делителя устройства и выходы 11 устройства, а также вход 12 синхронизации уст- 20 ройства, генератор 13 импульсов, вход 14 логической единицы устройства, вход 15 логического нуля устройства.

Б качестве матричных умножителей

2, 3 могут быть применены микросхемы 25

IG 1802БРЗ или KP 1802БР4. Б качестве третьего матричного умножителя 4 также можно применить ту же микросхему, однако в этом случае на вход его синхронизации необходимо подавать сиг-30 налы от внешнего или внутреннего генератора 13, частота которого определяется временем завершения операций умножения в умножителе 4 и суммирования в сумматоре 6. Для достижения же наивысшего быстродействия для данного устройства целесообразно применеЙие в качестве умножителя 4 асинхронного модуля.

Б качестве сумматоров 5,6 могут быть применены сумматоры комбинацион— ного типа, например микросхемы серии 155 ИМЗ.

В устройстве реализуется интераци- онный процесс, соответствующий ураннению гд е а — делит ель;

Ь вЂ” делимое;

50 (f(a) + —.

Устройство работает следующим образом.

Двоичные коды делимого Ь и делителя а в нормализованной форме подаются соответственно на входы 9 и 10 устройства, а код делителя запомина-ется в регистре 1. Сигналы кода делителя а с выходов регистра 1 поступают на входы первого сомножителя умножителя 2, а сигналы младцп х (и-1) разрядов его поступают еще и на входы элементов HE группы 7. Сигнал старшего разряда кода делителя поступает на вход старшего разряда первого слагаемого сумматора 5. На входы (n-1) младших разрядов первого слагаемого сумматора 5 поступают сигналы с выходов элементов НЕ группы 7. С учетом того, что входы второго слагаемого сумматора 5 соединены с шиной логического нуля устройства, а вход переноса сумматора 5 соединен с шиной логической единицы, на выходе сумматора 5 установится код приближенного значения обратной величины Ц (а)=3-2а 1/а (фиг. 2), который поступает на входы одного из сомножителей умножителей 2 и 3.

Через время, достаточное для прохождения сигналов с входа 10 до выходов сумматора 5, подается стартовый синхроимпульс на вход 12 устройства.

Вследствие этого коды, поступившие на входы, будут умноженыв умножителях

2,3, а на их выходах образуются коды произведений а q(a) и Ь Q(a) соответственно, которые сохраняют свое значение до прихода следующего сигнала на вход 12.

С выходов (n-1) младших разрядов из п старших (без сигнала старшего разряда, равного единице, так как для нормализованных чисел а (p(a) 1) умножителя 2 на входы первого сомножителя умножителя 4 поступают сигналы кода (а g (а)-1j.

Сигналы кода b-(g(a) с выхода умножителя 3 поступают на входы первого спагаемого сумматора 6, на входы второго слагаемого которого поступают сигналы дополнительного кода от результата умножения в умножителе 4, Дополнительный код образуется путем инверсии сигналов умножителя 4 в элементах НЕ группы 8 и поступления инверсионных сигналов на входы (п.-1) младших разрядов второго слагаемого сумматора, а также соединением входа переноса и входа старшего разряда второго слагаемого сумматора 6 с шиной логической единицы.

В исходном состоянии устройства на его выходах 11 устанавливае".(я нулевой код 1 =0,00...0.

После поступления кодов Ь ф а) на входы первого слагаемого суммач ора 6

1619256

20 и с учетом того, что на входах юго второго слагаемого еще сохранился нулевой код, так как (а ((а)-11. х (о}

=0,00...0, на выходах сумматора 6 образуется код первого приближения частного х =Ь- ((а)- а q (а)-1j ° х

=Ь ф(а) .

Сигналы кода х с выходов сумчато(<) ра п о г т упают на входы второго с омножителя умножителя 4, вследствие чего на выходе умножителя 4 образуется код произведения (a Ц (а)-1j х 1, который в дополнительной форме поступает на входы второго слагаемого для очередного вычитания Ь" (g (а) -(ax g(a)-1j х 1. На выходе cymIaiopa б образуется код очередного (второго) приближения частного х =Ь Ц(а)-(а (P(a)-Цс х

Процесс изменения кодов в блоках 4, 6,8 будет интерационно повторяться до тех пор, пока устройство ню придет (им) (z1 устойчивое сОстоянию при когца исчезнет причина продолжения . (м !1 интерационного процесса. Если х

Ж

=х =х, из интерационного. уравнения получают x=b ((а)- а Ц (а)-1) ° х„откуда следует х=Ь/а. Таким образом, после прекращения (завершения) интера30 ционного процесса в блоках 4,6,8 на выходах 11 устройства установится значение кода частного х=Ь/а, вычисленное в точностью младшего разряда.

Если умножит ель 4 cHHxp oHH 3Hp eìûé, З5 то его вход синхронизации должен быть соединен с выходом внешнего или внутреннего генератора импульсов, период которых должен бить нескрлько больше общего времени умножителя, суммирования и задержки в блоках 4,6, 8 соответственно.

Формула и з обр ет ения

Устройство для деления, содержащее три матричных умножителя, два сумматора и регистр, входы которого соеди6

Иены с Входами делителя устройства, выходы регистра соединены с входами первого сомножителя первого матричного умножителя, входы второго сомножителя которого соединены с выходами первого сумматора и с входами первого сомножителя Второго матричного умножителя, выходи которого соединены с входами первого слагаемого второго сумматора, выходи которого соединены с выходами устройства и с входами первого сомножителя третьего матричного умножителя, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат и повышения быстродействия, устройство содержит две группы элементов НЕ и генератор импульсов, выход которого соединен с синхровходом третьего матричного умножителя, входы второго сомножителя которого соединены с выходами п-1 младших разрядов первого матричного умножителя, вход синхронизации которого соединен с входами синхронизации устройства и второго матричного умножителя, входы второго сомножителя которого соединены с входами делимого устройства, выходы п-1, где п - разрядность операндов, мпадших разрядов регистра соединены с входами элементов НЕ первой группы, выходы которых соединены с входами п-1 младших разрядов первого слагаемого первого сумматора, вход старшего разряда первого слагаемого которого соединен с выходом старшего разряда регистра, вход логической единицы устройства соединен с входами переноса и старшего разряда второго слагаемого второго сумматора и входом переноса первого сумматора, вход второго слагаемого которого соединен с входом логического нуля устройства, выходи третьего матричного умножителя соединены с входами элементов НЕ второй группы, выходы которых соединены с входами и-1 младших разрядов второго слагаемого второго сум.матора.

1619256

1 110

1110

1011

1001

001

Составитель Н.Маркелова

Техред Л. Сердюкова Корректор Л. Бескид

Редактор А.Мотыпь

Заказ 47 Тираж Подписное

ВНИИПИ Государе гвенного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-пз iÿòåïüñêèé комбинат "Патент", r. Ужгород, ул, Гагарина, 101