Устройство для формирования и анализа семантических сетей

Устройство для формирования и анализа семантических сетей

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4656471/24 (2?) 28.02.89 (46) 07.01 91. Бюл. Р 1 (71) Днепродзержинский индустриальrarA институт им. М.И.Арсеничева и Институт кибернетики им. В.М. Глушкова (72) Н.И. Витис ка, Н.И. Галаган, Е.И.Ершов и Н.И.Ходаковский (53) 681.3(088.8) (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И

АНАЛИЗА СЕМАНТИЧЕСКИХ СЕТЕЙ (57) Изобретение относится к вычислительной технике, в частности к технике представления и работе со знаниями в многопроцессорных ЭВМ, 38M с перестраиваемой структурой, интел лектуальных решающих системах, предназначается также дпя построения параллельных процессоров баз знаний на

Изобретение относится к вычислительной технике и предназначено преимущественно для построения процессоров баз знаний на основе семантических сетей (СС).

Цель изобретения — повышение производительности за счет параллельной и приоритетной перестройки связей в ходе решения задач.

На Аиг.1 гредставлена блок-схема устройства дпя Аормирования и. анализа семантических сетей; на фиг.2 функциональная схема узла фиксации захвата; на Аиг.3 — Аункциональная схема узла изменения приоритета; на фиг.4 — многокаскадная дельта-сеть, построенная из двоичных соедините„„ЯО „„1619289 (g1)g Г. 06 F. 15/40, 15/16

2 основе семантических сетей. Цель изобретения — повышение производительности за счет параллельной и приоритетной перестановки связей в ходе решения задачи. Цель достигается за счет того, что в устройство, содержащее управляющую ЭВМ, которая через шины системного интерАейса соединена с N процессорами, каждый из которых подсоединен через шины резидентного интерАейса к своей локальной памяти, .;ополнительно введены многокаскацная дельта-сеть, Аормирователь подтверждения захвата и программируемый приоритетный блок, который содержит N узлов изменения приоритета, многовходовой элемент ИЛИ и двухвходовой элемент И, а Аормирователь подтверждения захвата содержит N узлов Аиксапии захвата. 5 ил. лей; на фиг.5 — функциональная схема двоичного соединителя.

Устройство для формирования и анализа семантических сетей (фиг.1) содержит управляющую ЭВМ 1, шины 2 системного интерфейса, процессоры 3, шины 4 резидентного интерАейса,блок

5 локальной памяти, программируемый приоритетный блок 6, Аормнрователь

7 подтверждения захвата, сетевой коммутатор 8, узел 9 изменения приоритета и узел 10 Аиксации захвата, входовой элемент ИЛИ 1 I,äâóõâõîäîíîé элемент И 12, управляющий входом 13 сетевого коммутатора, двунаправлен ные инАормационные шины 14, входы 15 индивидуальной разборки, адресные

1619289 входы 16, входы 17 приоритета, адресные выходы 18, входы 19 фиксации пути, выходы 20 фиксации пути, вход

21 общего сброса, тактируемые входы 22-25.

Узел 10 фиксации захвата (фиг,2) содержит два трехвходовых элемента

И 26 и 27, триггер 28 и одновибратор 29.

Узел 9 изменения приоритета (фиг,3) содержит группу элементов И 30-36, схему 37 сравнения и счетчик 38, шины

39 питания и шины 40 земли.

Приведенный на фиг.4 пример сетевого коммутатора 8 реализован для случая соединения между собой четырех процессоров 3, причем основой для построения многокаскадной дельта-сети

8 служат четыре одинаковых двоичных соединителя 41-44, первый 45 и вто-; рой 46 каскады сетевого коммутатора 8 °

Двоичный соединитель 41 (фиг.5) содержит группу двоиных коммутато ров 47, блок 48 фиксации каналов, блок

49 выбора направления и блок 50 дешифрации приоритета.

В блок 48 фиксации каналов входят два регистра 51 и 52, группа элементов И 53-62, элемент ИЛИ 63 и элемент 64 задержки.

Блок 49 выбора направления содержит два регистра. 65 и 66, дешифратор

67 адреса, узел 68 переключения направления и элемент 69 задержки.Дешифратор 67 адреса выполнен на основе элементов И 70-73. Узел 68 переключения направления содержит много- . входовые элементы И 74-81 и двухвхо40 довые элементы ИЛИ 82-85. Каждый двоичный коммутатор 47 связан со своей группой входов и выходов в зависимости от той информации, которая коммутируется через него.

При решении большинства практических задач требуется иметь базу знаний значительного объема, превышающую суммарную емкость отдельной локальной памяти 5. В этом случае необходимо организовать эффективный обмен информацией между процессорами

3, каждый из которых затем может обрабатывать получаемую информацию из остальных ЛП 5 и записывать промежуточную информацию в свою ЛП 5 через 55 шины 4 резидентного интерфейса. Следовательно, каждый из N процессоров

3 может послать сообщение другому процессору 3 через многокаскадную дельта-сеть 8, при этом разрешение конфликтных ситуаций, возникающих в процессе обмена, происходит за счет программируемого приоритетного блока

6 и формирователя 7 подтверждения захвата.

Первоначально обрабатываемая информация и программы загружаются через шины 2 системного интерфейса во внутреннюю память процессоров 3, а затем через шины 4 резидентного интерфейса они перезаписываются в свои локальные памяти 5. После этого на управляющем выходе управляющей ЭВМ формируется сигнал, который поступает на вход 21 общего сброса многокаскадной дельта-сети 8. По нему устанавливаются непосредственно в нулевое состояние регистры 51 и 52 и через элементы ИЛИ 63, элемент 64 задержки — регистры 65 и 66 в каждом двоичном соединителе 41-44 многокаскадной дельта-сети 8. Затем на адресных выходах управляющей ЭВМ 1 сформируются коды, по которым будут последовательно записаны соответствующие коды приоритета в счетчике

38 узлов 9 изменения приоритета. Будем считать, что если во все разряды счетчика 38 записаны единицы, то это соответствует наивысшему приоритету.

Далее более низкий приоритет предполагает запись кода вида 11110 и т.д. Нужный счетчик 38 выбирается по коду, сформированному на адресных входах узлов 9 изменения приоритета и далее на входах схем 27 сравнения, из которых включается та, где происходит совпадение данного кода с кодом, зашифрованным на шинах 39 питания и нинах 40 земли. С выхода включенной схемы 37 сравнения сформируется потенциал на управляющий вход счетчика 38, поэтому в следующий момент времени с адресных входов в счетчик 38 запишется соответствующий код приоритета (фиг.3). На этапе подготовки устройства к работе каждый процессор 3 формирует,на своих угравляющих выходах сигналы. Так, на первом управляющем выходе формируется нулевой потенциал "Разрешение за" хвата", на втором — единичный или нулевой потенциал "Выбор направления", на третьем - единичный потенцйал "Признак индивидуальной разборки" и на четвертом — единичный потен9289

5 161 циал "Индивидуальная ра з борка", лов которому через входы сброса в каждом узле 10 фиксации захвата произойдет установка в нулевое состояние триггера 28 (фиг.2).

Если процессор 3 сформирует нулевой потенциал "Разрешение захвата" и единичный потенциал "Выбор направления", то в узле 9 изменения приоритета появится высокий потенциал на выхо де элемента И 30, который откроет эле менты И 32-34. При этом первый тактируемый импульс, пришедший с управляющей ЭВМ 1 на входы синхронизации узлов 9 изменения приоритета, пройдет через открытый элемент И 32 на счетный вход счетчика 38, в котором код приоритета изменится на единицу.

В тех счетчиках 38, в разрядах котор были записаны только единицы, возникнет сигнал переполнения на выходе переноса счетчика 38. Послений пройдет через открытый элемент И 34 на выход кода приоритета узла 9 изменения приоритета. Таким образом возбуждены будут выходы кодов приоритета тех узлов 9 изменения приоритета, в которых бып записан код наивысшего приоритета, и наоборот, нулевые сигналы на выходах тех узлов 9 изменения приоритета, в которых записаны коды более низких приоритетов, и, следовательно, не возникнет сигнал переполнения с соответствующих счетчиков 38.

Одновременно с этим процессоры 3, в зависимости от выполняемой команды, выставят на свои двунаправленные информационные шины адреса тех процессоров 3, с которыми им необходимо связаться через многокаскадную дельтасеть 8.Данные коды адресов проходят через открытый элемент И 33 на адресные выходы узлов 9 изменения приоритетов, а затем далее на адресные входы 16 многокаскадной дельта-сети

8, на входы 17 приоритета которой также поступят в это время единичные и нулевые потенциалы с выходов кода приоритета узлов 9 изменения приоритета. С этого момента в многокаскадной дельта-сети 8 (фиг.4) начинается процесс параллельной фиксации каналов, причем данные каналы, отмеченные пунктирными линиями, образуются в данных соединителях 41-44 покаскадно за счет последовательного формирования на тактируемых входах 22-25 импульсов с управляющей ЭВМ 1. При этом

ых Q

40 в первую очередь подается импульс на тактируемый вход 22, который в..лючает в первом каскаде 45 через первый тактируемий вход двоичные соединители 41 и 42. В каждом из них путь может быть выбран прямо или накрест.

Если пути пересекаются, то один из них должен быть отсечен, что производится в каждом двоичном соединителе 41 или 42 следующим образом.

Сигнал с первого тактируемого входа (фиг.5) включает элементы И 70-73 дешифратора 67 адреса и блок 50 дешифрации приоритета, а затем через элемент 69 задержки подается на управляющие входи регистров 65 и 66, в разряды которых должны быть записаны единица или нуль. Здесь, если единица запишется в первый разряд регистра 65, то обеспечивается подключение второго адресного входа 16 к первому адресному выходу двоичного соединителя 41 или 42; если переведется в единичное состояние второй разряд этого регистра 65, то к первому адресному выходу двоичного соединителя

41 или 42 подключается первый адресный вход 16. В свою очередь, единица фиксируется в первом разряде регистра 66, если подсоединяется второй адресный вход 16 к второму адресному выходу двоичного соединителя 41 или 42. Когда единица запишется во второй разряд регистра 66, то обеспечивается связь первого адресного входа !6 к второму адресному вы" ходу. двоичного соединителя 41 или

42 (нулем обозначается первый адресный выход, а единицей — второй адресный выход двоичного соединителя 41 или 42).

Используя приведенные выше положения, рассмотрим ситуацию, когда на адресные входы 16 поступили следующие двоичные коды адресов: 10, 11, 00, 01. Как видно из фиг.4, для этой ситуации должны быть образованы каналы, обозначенные пунктирными линиями от группы входов к группе выходов, закодированных следующим образом; ЪО, 1 0 ° 01 ° 1 1 . Сле1. L . (. довательно, в первом каскаде 45 двоичные соединители 41 или 42 устанавливают соединения параллельно,рас сматривая и параллельно обрабатывая двоичный код 0101, образованный младшими разрядами от поступивших

7 1619289 8 двоичных кодов адресов выходов, т.е.

1 0, I 1, ) О, 0 1 °

t 1 f)1 (f ) r1

В этом случае, например, в двоичном соединителе 41 (фиг.5) по коду

О1 на адресных входах 16 возбуждаются выходы элементов И 70 и 73, потенциалы которых пройдут через от,крытые многовходовые элементы И 74 и 77 и далее через элементы ИЛИ 82 и 85 перебросят в единичные состояния второй разряд регистра 65 и первый разряд регистра 66. Потенцйалы с единичных выходов данных разрядов откроют элементы И 53 и 57 и соответствующие ключи в третьем двоичном коммутаторе 47"3, через которые пройдут далее на следующий каскад

46 старшие разряды 11 поступивших двоичных кодов адресов выходов. Аналогичным образом в двоичном соединителя 42 на его адресных входах 16 будет анализироваться также код 01 и через его третий двоичный коммутатор

47 пройдут старшие разряды 00 двоичных кодов адресов выходов. В результате этого на адресных входах 16 двоичных соединителей 43 и 44 будут присутствовать коды 10, по которым, согласно Аиг.5, открываются элементы И 71 и 7?. Возбуждение их выходов произойдет в момент подачи с управляющей ЭВМ 1 на тактируемый вход 24 импульса, который через первый тактируемый вход откроет элементы дешифратора 67 адреса и блока 50 дешифрации приоритета. Импульсы с возбужденных выходов элементов И 71 и 72 пройдут через открыть многовходовые элементы И 75 и 76 и еребросят в единичное состояние через элементы

ИЛИ 83 и 84 соответственно первый разряд регистра 65 и второй разряд регистра 65. Это состояние, как показано на фиг.4, соответствует соединению накрест, а не прямо, как s первом каскаде 45. Поэтому откроются элементы также и 55 и 59.

После выбора возможных путей процессоры формируют на своих двунаправленных информационных шинах,импульсы, которые пройдут через выбранные пути многокаскадной дельта-сети

8 и появятся на соответствующих адресных выходах 18, с которых затем поступят на первьге инАормационные входы узлов 10 фиксации захвата и откроют в них трехвходовой элемент.

; И 26, О повременно с этим процессоры 3 Аормируют нулевые потенциалы на своих двух управляющих выходах, в результате чего изменяется направ. ление движения инАОрмации через узлы 9 изменения приоритета, так как в них уже открываются элементы И 31, 35 и 36. В свою очередь, по данным нулевым потенциалам возбуждаются вы-, ходы трехвходовых элементов И 26 в узлах 10 Аиксации захвата, на информационных выходах которых появят" ся импульсы, поступающие соответствующим образом на входы 19 фикса15 ции пути многокаскадной дельта-сети 8. С этого момента управляющая

ЭВМ 1 Аормирует потенциал на тактируемом входе 25 многокаскадной дельта- сети 8, который поступает на вторые тактируемые ВхОды дВОичных соедини» телей 43 и 44 второго каскада 46. По этому потенциалу включаются регистры 51 и 52 и импульсы с входов 19 фиксации пути пройдут через открытые

25 элементы И 55 и 59 и перебросят в единичное состояние первый разряд регистра 51 и второй разряд регистра 52. Тактируемый потенциал пройдет через элемент ИЛИ 63, элемент 64 задержки и сбросит в нулевое состояние регистры 65 и 66. Таким образом, произойдет перезапись единичных состояний из регистров 65 и 66 в регистры

51 и 53, После этого с выходов эле-.

35 ментов И 61 и 62 сАормируются нулевые потенциалы, которые закроют многовходовые элементы И 74, 75, 78 и

79, а также И 76, 77, 80 и 81 узла

68 переключения направления.

40 Потенциалы с включенных разрядов регистров 51 и 52 откроют соответствующие ключи в двоичных коммутаторах 47-1 47-2 и 47-5. Через пятый двоичный коммутатор 47-5 импульсы с входов 19 Аиксации пути пройдут на необходимые входы 19 Аиксации пути двоичных соединителей 41 и 42 первого каскада 45. В них произойдет по потенциалу, сАормированному с управ50 ляющей ЭВМ 1 на тактируемом входе

23, аналогичный процесс перезаписи единичных состояний разрядов регистров 65 и 66 через открытые элементы

И 53 и 57 в регистры 51 и 52. После этого открываются соответствующие ключи в двоичных коммутаторах 47-1, 55

47-3 и 47-5 двоичных соединителей

41 и 42. Импульсы с входов 19 фиксации пути пройдут ыа соответствуюшие

9289

161 выходы 20 Аиксации пути многокаскадной дельта-сети 8 и через открытые трехвходовые элементы И 27 перебросят требуемые триггеры 28 и узлах

10 Аиксации захвата в единичное состояние. На единичных выходах триггероа 28 сАормируются длинные потенциалы, по которым одновибраторы.29 образуют единичный импульс, поступающий далее в свой процессор 3 по цепочке . упрйвляющий выход узла 10 фиксации захвата, открытый элемент

И 35 узла 9 изменения приоритета и двунаправленная инАормационная шина процессора 3. Таким образом пришедший импульс подтвердит образование пути и процессор 3 далее выставляет требуемые данные на свои остальные информационные полюса, с которых коды поступают на соответствующие двунаправленные инАормационные шины 14 многокаскадной дельта-сети 8. В последней обмен информацией по образованным каналам производится через соответствующие ключи включенных первы двоичных коммутаторов 47-1 двоичных соединителей 41-44.

1Io окончании процесса обмена каж-, дый процессор 3 может самостоятельно или индивидуально разобрать построенный ранее путь в многокаскадной дельта-сети 8 ° С этой целью каждый процессор 3 Аормирует «а своих третьих и четвертых управляющих выходах потенциалы. Потенциал с третьего управляющего выхода процессора

3 проходит через многовходоной элемент ИЛИ 11 и открывает днухнходоной элемент И 12, выход которого возбуждается в момент возникновения на втором тактируемом выходе управляющей

3ВМ 1 импульса, возбуждающего, в.свою очередь, управляющий вход 13 многокаскадной дельта-сети 8. Импульс с управляющего входа 13 в каждом двоичном соединителе 41-44 открывает элементы И 54, 56, 58 и 60 (фиг.5}.

Одновременно с этим потенциал с четвертого управляющего выхода процессора 3 поступит на соответствующий вход 15 индивидуальной разборки и вход сброса своего узла 10 фиксации

T захвата, в которых сразу установится в нулевое состояние триггер 28. С

Соответствующего входа 15 индивидуальной разборки потенциал пройдет по своему пути в двоичных коммутаторах 47-2 двоичных соединителей 41, 1О

44 или 42, 43. При этом он поступит с выходов двоичных коммутаторов 47-2 на вторые входы одного из элементов

И 54, 56, 58 или 60, возбудит один из выходов этих элементов, импульс с которого сбросит в нулевое состояние необходимый разряд регистров

51 и 52. В результате выполнения описанных процедур произойдет индивидуальная разборка процессором 3 своего ранее собранного пути.

Вьпче рассмотрена ситуация построения путей по двоичным кодам адресов в многокаскадной дельта-сети 8, когда отсутствовали конАликтные ситуации. Однако в общем случае возможны на адресных входах 16 двоичных соединителей комбинации кодов 00 либо 11, т,е. возникает требование подключения разных групп входов к одной группе выходов, закодированной 0 или 1. Тогда в случае конфликтных ситуаций срабатывает блок 50 дешиАрации приоритета, который Аормирует единичный потенциал с выхода элемента ИЛИ на сной первый выход, если на его входах возникают комбинации кодов 00, 11 или 10 ° Следователь" но, при равенстве приоритетов или когда первая группа входов двоичного соединителя 41 имеет более высокий приоритет, то подключают первую группу входов, а вторую группу нходон отсекают. НаоборЪт, единичный потенциал на втором выходе в блоке 50 дешиАрации приоритета возникает при появлении на его входах кода 01, по которому включается элемент И. В этом случае вторая группа нходов будет иметь более высокий приоритет и она будет подключаться к одной из групп выходов двоичного соединителя 41.

Разбор приведенных конфликтных ситуаций осуществляется, как показано на фиг.5, н узле 68 переключения направления. Действительно, потенциал с

A пер вог о выхода блока 50 дешиАра ции приоритета открывает многонходовые элементы И 74-77, с выходон которых есть обратные связи на входы друг друга. Так, если возбудятся одновременно выходы многовходоных элементов И 74 и 75, то потенциал с выхода

И 75 заблокирует через инверсный вход элемент И 74, на выходе которого будет отсутствовать единичный потенциал. Аналогичньп4 образом блокиру"

12 дальных семантических сетей (ПС), отличительная особенность которых состоит в возможности эффективного отображения динамических процессов, протекающих в реальных средах. Модели реальных сред на основе ПС отражают иерархическую структуру составных объектов, например ситуаций, являющихся композициями других объектов и отношений. Это дает возможность значительно сократить поиск нужной инАормации за счет его локализации в относительно небольшом уча стке модели среды. ПС обеспечивает экономное, иерархическое и ассоциативное хранение знаний о задачах и средах. При построении ПС автоматически устанавливают связи между объектами путем выделения пересечений описаний объектов и ввода в сеть элементов, соответствующих этим пере- сечениям. На ПС определены процессы

Аормирования понятий, в основе кото-; рых.лежат методы индуктивного обучения. ИнАормация в ПС хранится не в виде кодов, а в виде структур, отображающих компоненты объектов и их связи.

На предлагаемом устройстве можно реализовать, к примеру, горизонтальное распараллеливание ПС, при котором сеть располагается в нескольких блоках локальной памяти (ЛП) ° >, В пределах каждой ЛП 5 реализация алгоритма построения сети и операций ассоциативного анализа осуществляется отдельным процессором 3. В каждой из ЛП входные элементы сети

{рецепторы) дублируются, а связи и узлы (ассоциативные элементы) равномерно распределены.

Наиболее удобной формой представления ПС в ЛП 5 являются списковые структуры. Входы и выходы ассоциативных элементов образуют ассоциативные списки, указат ли на головы которых содержатся в ячейке ассоциативного элемента (АЭ). В ячейке АЭ имеются также зоны, содержащие имя у . ла, метки и т.п. За счет равномерного распределения АЭ и их связей по различным ЛП операции просмотра сети и виполнения правил алгоритма построения распараллеливаются по гори" .зонтали, несмотря на то,что в преде" лах каждой ЛП операции выполняются пс следовательно по вертикали.

161928 ется единичный потенциал на выходе многовходового элемента И 76 за счет наличия единичного потенциала на выходе многовходового элемента И 77, поступающего на инверсный вход И 76.

Аналогичный анализ происходит на вхо- дах многовходовых элементов И 78-81, которые открываются потенциалом с вто. рого выхода блока 50 дешифрации при- 1(1 оритета. Так, единичный .потенциал с выхода многовходового элемента И 78 закрывает через инверсный вход многовходовый элемент И 79 и открывает многовходовые элементы Е 74 и 75, а единичный потенциал с выхода многовходового элемента И 80 — многовхоцовый элемент И 81 и открывает многовходовые элемен-ы И 76 и 77.

При каждой Аиксации пути возбуж- 20 дается выход элемента И 36 в соответствующем узле 9 изменения приоритета, импульс которого сбрасывает в нулевое состояние счетчик 38. В том случае, если сигнал Аиксации пу» 25 ти не возбудил выход элемента И 36, то предыдущий код приоритета остается в счетчике 38, и поэтому на следующем шаге поиска данный процессор

3 будет иметь более высокий приоритет, 30 чем тот, который уже образовал на предыдущем этапе свой путь и участвовчл и обмене инАормацией между выбранным другим процессором 3 устрой.ства. Поэтому в данном устройстве для Аормирования и анализа семантических сетей имеется возможность с помощью управляющей ЭВМ 1 динамически изменять приоритеты подключаемых процессоров 3. За счет этого (по сравнению с базовым вариантом, например многопроцессорной ЭВМ с общей магистралью, на которую одновременно подключаются N процессоров и локальные блохи памяти) повьппается производительность при обработке структурно-сложных и больших размеров семантических сетей, обеспечивается равномерная загрузка процессоров 3, что повьппает надежность при реализации щ сильно связанных участков программ.

В результате параллельной обработки знаний, организованных ь виде семантических сетей, рассредоточенных в

И блоках локальчых памяти, РасшиРяются функциональные возможности.

Преимущество предлагаемого устройства особенно видно на примере .построения и анагиза я нем пнрами14

1619289

Если при выполнении операций просмотра сети процессором. 3 в одной

ЛП встречается адресная ссылка на другую ЛП, то, она передает соответствующему процессору 3 этот адрес по образованному автоматически каналу в многокаскадной дельта-сети 8, а сама продолжает работу дальше. Процессор З,получивший адресную ссылку, выполняет эту же операцию в своей

ЛП параллельно с передающей. Возможность такой параллельной коммутации процессоров 3 по принципу "каждый с каждым" обеспечивается введением MHQгокаскадной дельта-сети 8, программируемого приоритетного блока б и Аормирователя 7 подтверждения захвата.

Алгоритм построения ПС в устройстве,работает в соответствии со следующими правилами:

Правило I. Если при вводе нового описания в сети имеются частично возбужденные АЭ, связанные по входам с двумя и более возбужденными элементами, то эти связи ликвидируются и в сеть вводится новый АЭ,входы которого соединяются с выходами возбужденных элементов, а выход — с одним из пассивных входов частично возбужденного АЭ. Новый АЭ находится в состоянии возбуждения.. После введения новых АЭ во все участки сети, где выполняется условие правила I, выполняется правило II.

Правило II. Если в сети имеется более одного полностью возбужденного элемента (рецепторного или ассоциативного), то к сети присоединяется новый АЭ, входы которого соединяются с выходами возбужденных элементов, не имеющих связей по входу с другими возбужденными элементами.

Новый АЭ находится в возбужденном состоянии и его описание помещается в той ЛП, базовый адрес которой определяется по Аормуле А;+, = mod g (А; +

+ 1), где N — число ЛП в устройстве.

Формула изобр ет ения

Устройство для Аормирования и анализа семантических сетей, содержащее управляющую ЭВМ, N процессоров с блоками локальной памяти и сетевой коммутатор для обмена сообщениями, причем адресные, управляющие и инАормационные входы-выходы процессоров с первого по N-й соедииены с соответствующими входами-выходами управляющей ЭВМ через линии шины системного интерАейса, с соответствующими входами-выходами сетевого коммутатора для обмена сообщениями через двунаправленные инАормационные шины, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности за счет параллельной и приоритетной перестройки связей в ходе решения задачи, в него введены программируемый приоритетный блок и формирователь подтверждения захвата, причем первый тактирующий выход управляющей ЭВМ соединен с входом синхронизации программируемого приоритетного блока, второй тактирующий выход соединен с входом выборки програм2О мируемого приоритетного блока, одноимечный выход которого соединен с входом выборки сетевого коммутатора для обмена сообщениями, адресный выход управляющей ЭВМ соединен с одно 5 именным входом программируемого приоритетного блока, первый и второй уп" равляющие выходы N-ro процессора соединены с N-ми входами управления включением программируемого приоритетного блока и Аормирователя подтверждения захвата, адресный выход сетевого коммутатора для обмена сообщениями подключен к одноименному входу Аормирователя подтверждения захвата, вход и выход Аиксации пути

35 которого подключены к одноименным соответственно выходу и входу сетевого коммутатора для обмена сообщения- ми, третий управляющий выход готов4О ности N-го процессора подключен к

N-му разряду входа готовности программируемого приоритетного блока, а вы- ход индивидуальной разборки N-ro процессора подключен к N-му разряду

45 одноименного входа сетевого коммутатора для обмена сообщениями и

N-му входу сброса Аормирователя подтверждения захвата, второй адресный выход сетевого коммутатора для обмена сообщениями соединен с одноименным входом программируемого приоритетного блока, выход кода приоритета которого соединен с одноименным входом сетевого коммутатора лля обмена сообщениями, вход и выход Аиксации пути которого соединены с соответствующими выходом и входом Аормирователя подтверждения захвата,.выход общего сброса управляющей ЭВМ подключен к входу сброса сетевого коммутатора для обмена сообщениями, входы выбора направления передачи с

)6

1619289 первого по четвертый которого соединены с одноименными выходами управляющей ЭВМ.

1619289

1619389

Составитель Л.Трецкий

Редактор Н.Тупица Техред Л. Сердюкова Корректор Н.Ревская

Заказ 49 Тираж Подписное

ВНИИПИ Государ<.твен««ого комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иоскв», Ж35, Раушская наб., д. 4/5

Производственно-издате. «ь. кий комбинат Патент, r, Ужгород, ул. Гагари а, t I ll

Г «! 101