Устройство для формирования адресов при выполнении быстрого преобразования фурье
Патент 1619301
Авторы
Классы МПК
Устройство для формирования адресов при выполнении быстрого преобразования фурье
Иллюстрации
Реферат
с01оз сОВетсних
СОаИАЛИСТИЧЕСНИХ
1 ЕСПУЕЛИН (19) (11) (51) С 06 F 15/332>, (.! :„c
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
М A STGPCHGMV СВИДЕТЕЛЬСТВУ
Og
ГОСУДАРСТВЕННЫЙ КОМИТЕТ по ивов етенюм и отнгытия11 (ЗРИ Гкнт сссР
1 (2i) 4655727/24 (22) 2?.02.89
{46) 07,01.91. Бюл. Р .1 (72) Г.А.Руденко, В.Н.Шимко и В.П.Товстюк (53) 681.32(088.8) (56) Авторское свидетельство СССР
N - 877555, кл. G Об F 15/332, 1979.
Авторское свидетельство СССР
Р 1084808, кл. G 06 F 15/332, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРИИРОВАНИЯ АДРЕСОВ ПРИ ВЫПОЛНЕНИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычислительной технике и может быть использовано при построении устройств, реализующих быстрое преобразование
Фурье. Цель изобретения — упрощение устройства. Поставленная цель дости-.
1619301 гается за счет того, что в cccTRB устройства входят счетчик 1 итераций, счетчик 2 адресов, содержащий К (K—
Изобретение относится к вычислительной технике и может быть использовано при построении устройств, реализлоших быстрое преобразование
Фурье- (БПФ).
Целью изобретения является упрощение устройства, На чертеже представлена структурная схема устройства для формирования адресов при выполнении быстрого преобразования Фурье.
Устройство содержит: счетчик 1 итераций и счетчик 2 адресов, содержащий
К (К вЂ” разрядность) двухвходовых мультиплексоров 3, 3, Зз,...,3 v,-, 3, триггеров 4,4, 4,...,4к 4, 4g элемент НЕ 5 и элемент И 6.
Устройство работает следуюшим образом.
В исходном состоянии все триггеры 4< -4 к обнулены, а счетчик 1 итераций находится в состоянии 2 -1, где
n — - разрядность счетчика. При этом выходы всех его разрядов (кроме старmего) находятся в состоянии "Лог.О", а старший разряд находится в состоянии "Лог.1". Уровнем "Лог.О" с выхода старшего разряда счетчика 1 итераций к выходу первого мультиплексора 3 подключен его вход, соединенный со счетным входом счетчика 2 адресов с переменным порядком следования выходных разрядов и с входом устройства.
Уровнем "Лог,О" с выходов остальных разрядов счетчика 1 итераций к выходам оставшихся мультиплексоров 3
Е
3 подключены их входы, соединенные с выходами предыдуших триггеров 4 -
4, . Таким образом, выход первого триггера,4 < является выходом первого разряда адреса, выход триггера 4 выходом второго разряда адреса, выход триггера 4 к — выходом К-ro:раз- 50 ряда адреса. Такой порядок следования разрядов адреса соответствует режиму ввода данных.
После того, как на вход Устроиства поступают два входных импульсов1 триггеры 4 -4 переходят в состояние
"Лог.1", на выходе элемента И 6 формируется импульс и поступает на разрядность) мультиплексоров 3„-3, К триггеров 4 -4к, элемент НЕ 5 и элемент И 6. 1 ил. счетный вход счетчика 1 итераций, переводя его в нулевое состояние, при котором уровень "Лог.1" имеется на выходе первого (младшего) разряда счетчика, а выходы всех остальных разрядов находятся в состоянии Лог.О", Этим заканчивается режим ввода данных.
Уровнем "Лог.1" с выхода первого разряда счетчика 1 итераций к входу
К-го мультиплексора 3. подключен его вход, соединенный с входом устройства, а уровнем "Лог.О" с выходов остальных разрядов счетчика 1 итераций к выходам мультиплексоров 3 -3„, подключены их входы, соединенные с выходами предыдущих триггеров 4к, ;41-4k z Таким образом, выход К-Fo триг-, гера 4 является выходом первого разряда. адреса, выход первого триггера 4 — выходом второго разряда адреса, а выход (К-1) -ro триггера
4 — выходом K-го разряда адреса.
Такой порядок следования разрядов адреса соответствует режиму адресации при выполнении первой итерации БПФ.
После того, как на вход устрой-. ства поступают erne 2 входных имfl пульсов, триггеры 4 -4 к снова переходят в состояние "Лог.1", срабатывает элемент И 6 и импульс переводит счетчик 1 итераций в единичное состояние, при котором уровень "Лог.1" присутствует на выходе второго разряда счетчика, а выходы всех остальных разрядов находятся в состоянии "Лог.1". Этим заканчивается адресация первой итерации БПФ.
Уровнем "Лог.1" с выхода второго разряда счетчика 1 итераций к выходу (К-1) -ro мультиплексора 3 к подключается его вход, соединенный с входом устройства, а уровнем
"Лог.О" с выходов остальных разряЭ дов счетчика 1 итераций к выходам мультиплексоров 3,<,,3 3 << подклю чаются их входы, соединенные с выходами предыдущих триггеров 4,;, 4 <,.
Формула изобретения
Составитель А. Баранов
Техред М.Моргентал
Редактор N.Áëàíÿp
Корректор М.Шароши
Заказ 50 Тираж Подписное
ВНИИЛИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская .наб., д. 4/5
Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101
5 16193
4< — 4 „ . Таким образом, выход (K-1) —; го триггера 4 < является выходом первого разряда адреса, выход первого триггера 4 — выходом третьего разряда ад5 реса, а выход (К-2)-ro триггера 4 выходом К-го разряда адреса. Такой порядок следования разрядов адрес". соответствует режиму адресации при выполнении второй итерации БПФ. 10 Аналогичным образом меняется поря-, док следования разрядов адреса и на последующих итерациях БПФ на последней k-Й:итерации ои соответствует первоначальному (естественному) поряд-15 ку следования разрядов адреса.
Устройство для формирования адpecos при выполнении быстрого преобразования Фурье, содержащее счетчик итераций и К (К вЂ” разрядность) мультиплексоров, причем управляющий вход k-го (k = l,Õ) мультиплексора 5
01 6 подключен к выходу К-го разряда счетчика итераций, о т л к ч а ю щ е ес я тем, что, с целью упрощения устройства, оно содержит К триггеров, элемент HE и элемент И, выход которога подключен к счетному входу счетчика итераций, выход которого к-ro мультиплексора подключен к информапионному входу k-го триггера, выход р-го (p =1,К-1) триггера подключен к первому информационному входу (р+1)-го мультиплексора, р-му входу элемента
И и является выходом р-го разряда адреса устройства, тактовым входом которого являются соединенные между собой вторые информационные входы всех мультиплексоров и вход элемента
НЕ, выход которого подключен к k-uy входу элемента И, выход, k-rb триггера подключен к первому информационному входу первого мультиплексора, k-му входу элемента И и является взводам 1с-ro разряда адреса устройства.