Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах контроля полупроводниковых оперативных запоминающих устройств Цель изобретения а повышение достоверности контроля устройства „ Устройство содержит блок 1 микропрограммного управления, блок 2 синхронизации, генератор 3, блок 4 проверки состояния устройства, блок 5 задания сигналов управления, первый 6 и второй 7 блоки генерации, блок 8 памяти, первый 9 и второй 10 мультиплексоры , регистр 11 режима, элемент ИЛИ 12, выходной регистр 13, формирователь 14 импульсов, элемент И 15, инвертор 16, ход 17 запуска и вход 18 сброса устройства, вход 19 сброса устройства по ошибке, входы 20-24, адресные выходы 25, информационные выходы 26, выходы 27 записи и выходы 28 чтения,выход 29 состояния, 1 з.п, ф-лы, 5 ил„ -10 с S (Л с 24 с& 5 со V

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1619347 А 1 щ) g G 11 С 29/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2 повышение достоверности контроля устройства. Устройство содержит блок 1 микропрограммного управления, блок 2 синхронизации, генератор 3, блок 4 проверки состояния устройства, блок 5 задания сигналов управления, первый

6 и второй 7 блоки генерации, блок 8 памяти, первый 9 и второй 10 мультиплексоры, регистр 11 режима, элемент

ИЛИ 12, выходной регистр 13, формирователь 14 импульсов, элемент И 15, инвертор 16, вход 17 запуска и вход

18 сброса устройства, вход 19 сброса устройства по ошибке, входы 20-24, адресные выходы 25, информационные выходы 26, выходы 27 записи и выходы

28 чтения, выход 29 состояния. 1 з.п„ ф-лы, 5 ил. (21) 4653231/24 (22) 20.02.89 (46) 07.01.91. Вюл. № 1 (72) С.А. Куранов, Л.Н. Моторин, В.Н. Павлов, В.П. Пасенков и A.Ê. Трещановский (53) 681.327(088„8) (56) Авторское свидетельство СССР № 1231540, кл. G 11 С 29/00, 1984.

Патент CUA № 4293950, кл. G 01 R 31/28, 1979. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах контроля полупроводниковых оперативных запоминающих устройств. Цель изобретения25 20 27 Г8

Фиг. 7

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1619347

l0

Изобретение относится к вычислительной технике и может быть использовано в устройствах контроля полупроводниковых оперативных устройств.

1(ель изобретения — повышение достоверности контроля устройств.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — структурная схема блока микропрограммного управления; на фиг. 3 - структурная схема дешифратора микрокоманд; на фиг. 4 — структурная схема генератора периода; на фиг. 5 — временная диаграмма работы устройства.

Устройство содержит блок 1 микропрограммного управления, блок 2 синхронизации, генератор .3, блок 4 про-. верки состояния устройства, блок 5 задания сигналов управления, первый 6 и второй 7 .блоки генерации, блок 8 памяти, первый 9 и второй 10 мультиплексоры, регистр 11 режима, элемент

ИЛИ 12, выходной регистр 13, формирователь 14 импульсов, элемент И 15, инвертор 16, входы запуска.17 и сброса 18 устройства, вход 19 сброса уст ройства по ошибке, входы 20-23 задания режима устройства, входы 24 зада ния режима, адресные выходы 25, информационные выходы 26, выходы 27 записи, выходы 28 чтения, выход 29 сос1 тояния.

Блок 1 микропрограммного управления содержит узел памяти 30, регистр

31 микрокоманд, дешифратор 32 микрокоманд, счетчик 33 микрокоманд, счетчик 34 циклов, формирователь 35 импульсов, элемент ИЛИ 36, вход 37 синхронизации, вход 38, вход 20 сброса счетчика.микрокоманд, вход 21 загрузiJ ки счетчика циклов, информационные входы 22 счетчика циклов, вход 23 наращивания адреса управляющей памяти, 39-44 выходы блока микропрограммного управления.

Дешифратор 32 микрокоманд содержит мультиплексор 45, дешифратор 46,элементы ИЛИ 47-49, информационные входы

50 первой группы дешифратора, информационный вход 51 дешифратора. вход 52 синхронизации дешифратора, выходы с 53 по 55.

Генератор 3 содержит генератор 56, триггер 57, элемент И 58. .Управление работой устройства может осуществляться любым из известных способов, в том числе с помощью ЭВМ, для чего должен использоваться соответствующий интерфейс, преобразующий машинные команды в информационные и необходимые сигналы управления. При этом информационные сигналы могут подаваться на информационные входы регистра 11, счетчика 34, управляющей памяти 30 (не показаны). Сигналы управления могут обеспечивать запись информации на входах перЕчисленных блоков, а также воздействовать на устройство через входы 17, 18,20, 23 и 21.

В начале работы устройства его необходимо привести в исходное состоя-. ние. Для этого подается импульс на вход 18 блока 2 синхронизации, в результате чего на его управляющем выходе устанавливается логический нуль, который передается на вход 59 генератора 3. Очередным импульсом с выхода генератора 56 на вход синхронизации триггера 57 нулевая информация с входа триггера передается на его выход и препятствует прохождению импульсов через элемент И 58 на выходе 60 генератора 3. Ввиду отсутствия импуль- сов на входе синхронизации блока 2 синхронизации на выходах его синхронизирующие импульсы не вырабатываются.

Это обеспечивает поддержание блоков устройства в исходном состоянии. устройство генерирует тестовые последовательности по микропрограмме, предварительно загруженной в. узел памяти 30.

Эагрузка в узел памяти 30 производится последовательно, начиная с нулевого адреса, причем каждое слово памяти представляет собой одну микрокоманду ° Установка нулевого адреса производится сигналом, поступающим на вход 20, который сбрасывает счетчик 33 мнкрокоманд в нулевое состояние. Наращивание адреса памяти 30 при ее загрузке производится сигналом, поступающим на вход 23. Проходя с второго входа элемента ИЛИ 36 на вход наращивания счетчика 33, сигнал обеспечивает задание следующего адре- са на входах памяти 30. После завершения загрузки микропрограммы вновь осуществляется сброс счетчика ЗЗ сигналом с входа 20. Это обеспечивает последующее выполнение микропрограммы, начиная с нулевого адреса 30 памяти. При необходимости через входы

21 и 22 устанавливается начальное

5 161934 состояние счетчика циклов 34 блока 1 микропрограммного управления.

С помощью загрузки информации в регистры 11 через входы 24 задается режим работы устройства. Запуск рабо5 ты устройства осуществляется подачей импульса на вход 17 блока 2 синхронизации. Это вызывает появление на его управляющем выходе логической "1", поступающей на вход 59 разрешения ге-нератора 3. Тем самым обеспечивается запись единичного сигнала в триггер

57 по переднему фронту первого импульса, поступившего с выхода генера- 15 тора 56 íà его вход синхронизации.

После этого сигнал с выхода триггера

57 разрешает прохождение тактовых импульсов на выход 60 через элемент

И 58. Тактовые импульсы поступают на 20 вход синхронизации блока 2 синхронизации, вызывая появление на его выходах синхросигналов в соответствии с временной диаграммой работы.устройства. Периодическое появление на вьжодах25 блока 2 синхронизации сигналов, синхронизирующих блоки устройства, обеспечивает работу устройства по тактам в соответствии с загруженной микропрограммой, при этом в каждом такте 30 осуществляется выборка и выполнение инкрокоманды. Вначале проводится выборка кода микрокоманды из памяти 30 по адресу, определяемому состоянием на выходах счетчика 33. Импульсом, ЗS поступившим с первого выхода блока 2 синхронизации на входы синхронизации блоков 1 5, 6 и 7, информация с выходов памяти 30 записывается соответственно с регистр 31, в блок 5 зада- 4О ния сигналов управления и в регистры микрокоманд блоков 6 и 7 генерации, которые формируют очередные значения адресов и данных. Коды сигналов записи и чтения непосредственно 45 передаются на выходы блока . 5 задания сигналов управления. В зависимости от состояния на первом выходе регистра 11 режима, второй мультиплексор 10 передает на входы выходного регистра 13 в качестве сигналов записи и чтения сигналы с выходов блока 5 задания сигналов управления, либо сигналы с второго вьжода блока 7 генерации и выхода инвертора 16. Адресные сигналы с выходов блока 6 генерации поступают на первые входы регистра 13, а также на адресные входы блока 8 памяти. Способ формирования данных на вторых входах регистра 13 определяется режимом управления мультиплексора

9. Заданная на втором выходе регистра

11 логическая "1" через элемент ИЛИ

12 поступает на вход управления мультиплексора 9. Этим обеспечивается прохождение данных с выходов блока 7 генерации на выходы мультиплексора 9.

Другой режим формирования данных реализуется при наличии на втором выходе регистра 11 логического "0". В этом режиме единичньпI сигнал с первого выхода мультиплексора 10, синхроннзированный импульсом с выхода формирователя 14, поступает через элемент И 15 на вход записи блока 8 памяти. Тем самым в тактах записи обеспечивается запись в блок 8 памяти информации, поступающей с выходов блока 7, по адресу, который с выходов блока 6 подается на адресные входы блока 8. Одновременно сигнал с первого выхода мультиплексора 9 обеспечивает подключение выходов блока 7 через мультиплексор 9 на входы регистра 13„ Прн отсутствии сигнала записи (в тактах чтения) мультиплексор 9 осуществляет подачу на входы регистра 13 информации с выходов блока 8 памяти. В этом случае в качестве данных используется информация, записанная ранее по адресу, определяемому блоком 6. В конце такта работы устройства импульсом е второго выход". блока 2 осуществляется эппнсь информации в регистр и передача ее на выходы 25-28 устройства., Кроме того, B текущем такте информация о состоянии блока 6, фиксирующая oBII IöåIIèå текущего адреса с заранее опрсделенныии величинами, поступает на первые входы блока 4. В соответствии с кодом, установленным на входах управления блока 4 на выход блока 4 и далее на вход

38 блока 1 микропрограммного управления поступает информация с одного иэ входов блока 4. Адрес микрокоманды, подлежащий выполнению в следующем такте работы устройства, определяется информацией на четвертых и цятьж выходах регистра 31, текущим состоянием счетчика 33, состоянием выхода переноса счетчика 34 и информацией на входе 38 блока 1 микропрограммного управления. Заданный таким способом адрес следующей иикрокоманды заннсывает. ся в счетчик 33. Далее проводите» выборка кода микрокоманды иэ памяти 30 и последующая запись в регистр 31. Та1619347 ким образом, в следующем такте работы устройства повторяются описанные выше действия. Причем в каждом такте на выходах регистра 13 формируется новое значение тестового кода. Микропрограмма заканчивается выдачей сигнала микропрограммного сброса, формируемого мнкрокомандой "Остановка" на выходе

44 блока 1 микропрограммного управле- fp ния. Сигнал поступает на соответствукзций вход блока 2 .синхронизации и переводит устройство в исходное состояние. Другим условием останова,устройства является обнаружение ошибки функционального контроля, в результате чего на вход 19 устройства подается импульс ошибки, вызывающий прекращение работы. Состояние устройства индицируется на выходе 29 и может, быть проанализировано внешним органом управления.

Управление последовательностью выполнения микропрограммы осуществляется с помощью блока 1 микропрограм- ?5 много управления. Для этого на четвертых выходах регистра 31 задается код микрокоманды управления, на пятых выходах — адрес перехода в микропрограмму, на первых выходах-выходах 39 бло- gp ка 1 микропрограммного управления— код проверяемого состояния (для микрокоманд с условным управлением).

Блок 1 микропрограммного управления использует следуощие коды проверяемого состояния: а) код 00 — обеспечивает подачу на выход блока 4 единичной информации с его второго входа, что позволяет безусловно выполнять действия, предус 40 мотренные микрокомандой при выполнении условия; б) коды 01, 10 - обеспечивают передачу информации с одного из входов первой группы блока 4 на его выход, 45 что означает проверку равенства кода, вычисленного блоком 6 генерации и переданного на его выхоцы, и информации на выходах блока памяти, входящего в состав блока 6»

s) код 11 - обеспечивает передачу на выход блока 4 нулевой информации с

его третьего входа, что позволяет безусловно выполнять действия, предусмотренные микрокомандой при невыполне55 нии условия.

В соответствии с информацией, поступающей с четвертых выходов регистра

31 на входы 50 дешифратора 32 микрокоманд, блок 1 микропрограммного управления реализует следуюцие виды управления последовательностью: а) 00 — переход по условию к сле- дующей микрокоманде или повторение текущей микрокоманды; б) 01 - переход по условию к следующей микрокоманде или переход по адресу, установленному на пятых выходах регистра 31; в) 10 — переход к следующей микрокоманде по окончании циклов или переход на начало цикла, адрес которого установлен на пятых выходах регистра

31;

r) 11 — останов, окончание микропрограммы.

Следовательно, сочетание кода микрокоманды OD и кода состояния 00 позволяет дополнительно реализовать безусловный переход к следующей микрокоманде, а сочетание соответственно кодов 01 и 11 — безусловный переход к следующей микрокоманде по адресу, установленному на пятых выходах регистра 31.

С выхода блока 4 информация о состоянии устройства поступает на второй вход мультиплексора 45. На первый вход мультиплексора 45 подается сигнал с выхода переноса счетчика циклов

34, причем единичный сигнал соответствует нулевому состоянию счетчика.

В зависимости от состояния одного из входов 50 дешифратора 32, подключен- ного к входу управления мультиплексора 4S, на вход дешифратора 46 через мультиплексор 45 подается информация с одного из его входов. На другой вход 50 дешифратора 46 подается код микрокоманды с четвертых выходов регистра 31. Таким образом, дешифратор

46 в зависимости от кода .мнкрокоманды, кода проверяемого условия, состояния блока 4 устройства и состояния счетчика циклов 34 формирует. сигнал на одном из своих выходов, причем каждый из выходов дешифратора 46 соответствует одному из видов управления последовательностью, В соответствии с временной диаграммой работы устройства (фиг. 5) появление сигналов на выходах синхронизируется с помощью импульса, поступающего с выхода формирователя 35 на вход 52 разрешения дешифратора 46. Согласно видам управления последовательностью дешифратор . микрокоманд 32 вырабатывает управляю1619347 щие воздействия на входы счетчиков 33 и 34 и на выход 44. Некоторые микрокоманды вырабатывают одинаковые управляюцие воздействия. Поэтому сигналы на выходы 53, 54, 44 подаются через элементы ИЛИ 47-49. Дешифратор 32 формирует на своих выходах 53, 54, 55 и 44 соответственно следующие сигналы: а) сигнал загрузки счетчика 33 мик- 0 рокоманд, обеспечивающий установку на выходах счетчика информации с пятых выходов регистра 31, причем такая загрузка выполняется в случае itepexoда по адресу, установленному на пятых выходах регистра 31 по микрокомандам 01 или 10; б) сигнал увеличения счетчика 33 микрокомаид, поступающий на вход увеличения счетчика 33 через элемент ИЛИ 20

36, причем этот сигнал может вырабатываться по микрокомандам 00, 01 и

10 и в результате воздействия этого сигнала осуществляется переход к следующей микрокоманде; 25 в) сигнал уменьшения счетчика 34 циклов вырабатывается только ири выполнении микрокомавды 10, ири этом уменьшается содержимс е счетчика 34 циклов и если olio не равно нулю то 30 осуществляется переход ня начало цикла, в противном случае выполняется переход к следующей микрокоманде; г) сигнал сброса ио соответствующей микрокоманде 11.

Параллельно с выполнением микрокоманд, реализуюших управление последовательности по выбранному алгоритму, блоками 6 и 7 генерации выполняются микрокоманды в соответствии с кодами на входах .задания режимов этих блоков. Сначала проводятся начальпые установки этих блоков, При этом зада- . ются значения начального и конечного адресов контролируемои памяти, исходное значение данных, необходимые константы и все, что необходимо для генерации тестов. В частности, для генерации псевдослучайных чисел загружается массив начальных значений. При генерации тестов блок 6 генерации фор50 мирует на своих выходах адресный код путем наращивания или уменьшения на любую константу текущего значения, а также путем задания псевдослучайной последовательности чисел. При исполь- 55 зовании аналогичного блока 7 генерации для генерации данных формируются на выходах псевдослучайные числа или проводится инвертирование текущего значения слова данных.

Рассмотрим генерацию тестовой последовательности, обеспечивающей ирен. мущества устройства по сравнению с известным и представляющей собой цепочку тестов.

Сначала генерируется детерминированный алгоритмический тест. Дпя этого на первом и втором выходах регист— ра 11 устанавливаются соответственно значения логических "0" и "1". Это обеспечивает прохождение сигналов записи и чтения с выходов 40 блока 1 микропрограммного управления на входы блока 5 задания сигналов управления и далее с выходов блока 5 через мультиплексор 10 на входы .регистра 13. Генерируемые данные поступают с первой группы выходов блока 7 генерации через мультиплексор 9 ня входы регистра 13.

Цель детерминированного теста — проверка правильности адресации к эапомийающим элементам и проверка возможности нахождения в каждом из состоянии для любой пары из N зяпоииняющих элементов. Это достигается использованием известных тестов тиия "Марши„ С учетом особенностей иоследун1щих тестов и с целью сокращения времени контроля можно осуществить минимизированную проверку: а) запись нулевой информацiш an всех запоминающих элементах контролируемой памяти, б) последовательно для всех .упоминающих элементов от 1-го до И-aо чтения нулевой и запись едивичвои информации; в) последовательно для всех запоминающих элементов от 1-го до N-ro чтения единичной и запись нулевой информации;

r) последовательно цля нссх запоминающих элементов от Ы-l о до 1-го чт»ния нулевой и запись единичной информации; д) последовательно для всех заиоминаюцих элемент в от П-го до 1-ro чтение единичной и запись нулевой ин" формации.

Действия по п. а) выполняются с помощью одной мккрокоманды, нарящивающей на 1-й адрес контролируемой и, мяти, поддерживающей на выходах блока генерации нулевые данные, и формирую" щей на выходах 40 блока 1 микропрограммного управления сигнал эяинсн.

161934

Иикрокоманда повторяется до тех пор, пока не будет достигнут N-й адрес, что инцнцируется на выходах состояния блока б генерации и проверяется с помощью блока 4. Благодаря поступ5 лению сигнала с выхода блока 4 на вход 38 блока 1 микропрограммного управления осуществляется переход к следующей микрокоманде. Для выполне" 10 ния действия по п. б) устанавливается начальное значение адреса и используются две микрокоманды. Первая из них формирует сигнал чтения, нулевые ожидаемые данные, не изменяет адрес и осуществляет переход к следующей

{второй) микрокоманде. вторая микро-. команда формирует сигнал записи, единичные данные, увеличивает текущий адрес на единицу, осуществляет пере- 20 ход,к предыдущей микрокоманде или к следующей микрокоманде, если достигнут 11-й адрес; пп. в) и д) алгоритма реализуются аналогично. ,Далее проверяются цепи ввода-вывода контролируемой памяти. В отличие от предыдущего теста на втором выходе регистра 11 устанавливается логический "0". Это позволяет использовать в качестве генератора данных в тактах записи блок 7, а в тактах чтения— память 8. Сначала проводится запись во все запоминающие элементы памяти.

При этом адрес запоминающего элемента последовательно изменяется от начального до конечного, а данные формируются по псевдослучайному закону. Для генерапии псевдослучайных чисел по характеристическому полному X +Х +1 используется циклически выполняемая цепочка микрокоманд, при этом P должно быть больше 1од И. Запись памяти завершается выходом из цикла при достижении конечного значения адреса.

Затем прОвОдится чтение Для этОГО ис 4) пользуется аналогичная цепочка микрокоманд.

После этого проводится контроль с целью обнаружения сложных неисправностей, связанных с неправильной работой

"рупп элементов, состоящих из более чем других произвольных запоминающих элементов. Для этсго на первом и втором выходах регистра 11 устанавливаются соответственно значения логических

"1" и "0". При этом данные генерируются аналогично предыдущей проверке, а сигналы записи и чтения поступают на входы регистра 13 через мультиилек7

12 сор 10 с выхода блока 7 и инвертора

16. Для выбора параметров характеристического полинома при генерации псевдослучайной тестовой последовательности необходимо учитывать сложность выявленных неисправностей.

Параметры полинома выбираются таким образом, чтобы последовательность чисел с учетом определенной длины теста обладала случайными свойствами.

Для этого генерируемые адрес, данные, сигналы записи/чтения должны быть некоррелированными. Это обеспечивается использованием двух различных полиномов для генерации адреса и данных с сигналом записи/чтения, причем параметр P каждого из полиномов выбирается так, чтобы период повторения псевдослучайной последовательности, равный 2 -1, превышал L. Целесообразно выбирать значения P порядка 100.

Поскольку блоки 6 и 7 генерации формируют коды по различным цепочкам микрокоманд длиной С < и С и в устройстве используется единственный блок - блок 1 микропрограммного управления, управляющей последовательностью микрокоманд, то необходимо построить в управляющей памяти 30 единую цепочку, представляющую собой большой цикл. Длина этой большой цепочки С представляет собой наименьшее общее кратное длин цепочек С и

С, необходимых для раздельного формирования адреса и данных блоками 6 и

7 генерапии. Цепочки микрокоманд для блоков 6 и 7 будут повторены в резуль тирующей цепочке, соответствующее (С /С ) и С)/С ) целое количество раз.

Количество повторений полученной цепочки определяется как Е/С с округлением до целого значения в большую сторону и загружается перед началом контроля в счетчик 34. Последней микрокомандой цикла является микрокоманда с кодом 10. формула изобретения

1. Устройство ппя контроля оперативной памяти, содержащее блок микропрограммного управления, блок синхронизации, генератор, блок проверки состояния устройства, блок задания сигналов управления, управляющий выход блока синхронизации соединен с входом разрешени)) г» )ервтора, выход которого соединен е )>õ ..ч )и синхронизации блока з

1Ь1934 синхронизации, первый выход которого соединен с входом синхронизации блока задания сигналов управления и входом синхронизации блока микропрограммного управления, один из выходов которого

5 соединен с входом сброса блока синхронизации, выходы первой группы блока микропрограммного управления соединены с входами управления блока проверки состояния устройства, выход которого соединен с одним из входов блока микропрограммного управления, выходы второй группы которого соединены с информационными входами блока задания сигналов управления, вход запуска блока синхронизации является соответствующим входом устройства, вход сброса и вход сброса по ошибке блока синхронизации являются соответствующими входа- 20 ми устройства, входы группы блока микропрограммного управления являются входами первой группы задания режима устройства,о т л и ч а ю щ е е с я тем,что,с целью повышения достоверности 25 контроля устройства, в него введены первый и второй блоки генерации, блок памяти, первый и второй мультиплексоры, регистр режима, элемент ИЛИ, выходной регистр, формирователь импульсов, элемент И и инвертор, выходы третьей группы блока микропрограммного управления соединены с соответствующими информационными входами первого и второго блоков генерации, входы синхронизации которых соединены с первым выходом блока синхронизации, выходы состояния группы первого блока генерации соединены с первыми входами группы блока проверки состояния устройства, информационные выходы первого блока генерации соединены с адресными входами блока памяти и с информационными входами первой группы выходного регистра, информацио выходы второго блока генерации сое,динены с информационными входами блока памяти и информационными входами первой и второй групп первого мультиплексора, выходы которого соединены с информационными входами второй группы выходного регистра, информационный выход второго блока генерации соединен с первым входом информационных входов первой группы второго мультиплексора и с входом инвертора, выход которого соединен с вторым входом информационных входов первой группы второго мультиплексора, информационные

7 14 входы второй группы которого соединены с выходами группы блока задания сигналов управления, управляющий вход второго мультиплексора соединен с первым выходом регистра режима, второй выход которого соединен с первым входом элемента ИЛИ, ныход которого соединен с управляюцим нходом первого мультиплексора, первый выход второго

;мультиплексора соединен с. первым информационным входом выходного регистра, с вторым входом элемента ИЛИ и с первым входом элемента И, выход которого соединен с входом режима блока памяти, второй вход элемента И соединен с выходом формирователя импульсов, вход которого соединен с первым выходом блока синхронизации, второй выход второго мультиплексора соединен с вторым информационным входом выходного регистра, вход синхронизации которого соединен с вторым выходом блока синхронизации, выходы четвертой и пятой групп блока микропрограммного управления соединены сс ответственно с входами задания режима группы первого и второго блоков генерации, информационныс входы и вход синхронизации регистра режима являются второй группой нходон задания режима устройства, выходы первой, второй, третьей и четвертой групп выходного регистра являются соответственно адресными, информационными выходами устройства, выходами записи и ч ения устройства, управляюь ий выход блока синхронизации является выходом состояния устройства.

2. Устройство по п. 1, о т л и— ч а ю ц е е с я тем, что блок микропрограммного управления содержит узел памяти, регистр микрокоманд, дешифратор микрокоманд, счетчик микрокоманд, счетчик циклов, формирователь импульсов и элемент ИЛИ, выходы первой группы узла памяти соединены с информационными входами регистра микрокоманд, выходы первой, второй и третьей группы которого являются соответственно выходами первой, второй и третьей групп задания режима блока микропрограммного управления, выходы четвертой и пятой групп регистра микрокоманд соединены с информационными входами первой группы дешифратора микрокоманд и с информационными входами счетчика микрокоманд, выходы которого соединены с адресными входами узла

15 161934 памяти, первый, второй и третий выходы дешнфратора микрокоманд соединены соответственно с входом управления загрузкой счетчика микрокоманд, с первым входом элемента ИЛИ и с вычитающим входом счетчика циклов, выход переполнения которого соединен с первым информационным входом дешифратора микрокоманд, выход элемента ИЛИ соеди-)p нен с входом суммирования счетчика микрокоманд, вход синхронизации дешифратора микрокоманд соединен с выходом формирователя импульсов,.вход которого соединен с входом синхронизации. регистра микрокоманд и являет7 !6 ся входом синхронизации блока микропрограммного управления, вход уста- новки в исходное состояние счетчика микрокоманд, вход синхронизации счетчика циклов и второй вход элемента ИЛИ являются другими входами задания режима блока микропрограммного управления, вторые и третьи выходы группы управляющей памяти являются выходами четвертой и пятой групп задания режима блока микропрограммного управления, четвертый выход дешифратора микрокоманд является выходом сброса блока микропрограммного управления.

1619347

Фиг. Ф бх г ЗМа 3

Заход у. ни

Юбгхосй

Фока зап

dio оыбЬр ие

$i ore

Arxo рели оихоо

cvemau

hicky

/тикрокр а7

vivos rk

Н-никрокоманаа

Г пимечпние ) — неопределенное состояние

Фиг. 5

Составитель Ю. Сычев

Редактор В. Бугренкова Техред Л. Серд|окова Корректор Л.Патай

Заказ 52 Тираж 1/ Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101