Устройство для исправления ошибок кратности @ и обнаружения ошибок кратности @

Устройство для исправления ошибок кратности @ и обнаружения ошибок кратности @

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике передачи данных. Цель изобретения - повышение быстродействия и помехоустойчивости устройства Устройство содержит накопитель 1, буферный регистр 2, блок 3 обнаружения ошибок, состоящий из делителя 4 и элемента ИЛИ-НЕ 5, дешифратор 6 синдрома, динамический триггер 12, счетчик 13 импульсов, дешифратор 14, инвертор 15,элементы ИЛИ 7, 8 и 9, два ключа 10 и 11, элемент 16 задержки. Поставленная цель достигается за счет того, что исправление ошибок и считывание информационных разрядов декодарованной кодовой комбинации производится в параллельном коде, а также за счет одновременного осуществления записи в накопитель кодовой комбинации , поступающей непосредственно в последовательном коде, и получения синдрома путем деления кодовой комбинации на порождающий полином в блоке 3 обнаружения ошибок. 1 ило S СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)5 Н 03 M 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

f10 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

IlPH ГННТ СССР (21) 4657293/24 (22) 01.03.89 (46) 07.01 91. Бюл. Ф 1 (71) Харьковский институт радиоэлектроники им, акад. И.К. Янгеля (72) Л.Г. Кауров, О.E. Неумывакина и Н.Б. Попова (53) 621. 374(088. 8) (56) Авторское свидетельство СССР

М 566375, кл. Н 03 М 13/02, 1976 °

Авторское свидетельство СССР

Р 1061275, кл. Н 03 М 13/02, 1982. (54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК КРАТНОСТИ t И ОБНАРУЖЕНИЯ ОШИБОК

КРАТНОСТИ t+1 (57) Изобретение относится к технике передачи данных. Цель иэобретения— повышение быстродействия и помехо" устойчивости устройства. Устройство

ÄÄSUÄÄ 1619411 А 1

2 содержит накопитель 1, буферный регистр 2, блок 3 обнаружения ошибок, состоящий из делителя 4 и элемента

ИЛИ"НЕ 5, дешифратор 6 синдрома, динамический триггер 12, счетчик 13 импульсов, дешифратор 14, инвертор

15,элементы ИЛИ 7, 8 и 9, два ключа 10 и ll, элемент 16 задержки. Поставленная цель достигается за счет того, что исправление ошибок и считывание информационных разрядов деко- . дированной кодовой комбинации производится в параллельном коде, а также за счет одновременного осуществления записи в накопитель кодовой комбинации, поступающей непосредственно в последовательном коде, и получения синдрома путем деления кодовой комбинации на порождающий полином в блоке 3 обнаружения ошибок. 1 ил.

1619411

Изобретение относится к технике передачи данных и может использоваться в устройствах защиты от ошибок аппаратуры передачи данных.

Пель изобретения — повышение быстродействия и помехоустойчивости устройства.

На чертеже представлена структурная схема устройства для исправления ошибок кратности t и обнаружения ошибок кратности й+1, Устройство содержит накопитель 1, буферный регистр 2, блок 3 обнаружения ошибок, содержащий делитель 4 и элемент ИЛИ-НЕ 5, дешифратор 6 синдрома, элементы ИЛИ 7-9, ключи 10 и 11, динамический триггер 12, счетчик 13 импульсов, дешифратор 14, инвертор 15 и элемент 16 задержки. 20

Устройство работает следующим образом.

На вход устройства поступает принятая кодовая комбинация, при этом одновременно происходит ее запись в после-25 довательном коде через элемент ИЛИ 7 в накопитель 1 и деление на порождающий полином в делителе 4, в который кодовая комбинация поступает в последовательном коде через элемент ИЛИ 8.

В случае отсутствия ошибок после первого цикла деления на выходе блока обнаружения ошибок получают нулевой синдром, а на выходе .элемента

ИЛИ-НЕ 5 — логическая "1", поступающая на вход буферного регистра 2 и разрешающая перезапись в него в параллельном коде информационных разрядов кодовой комбинации из накопителя 1. После этого информационная часть40 кодовой комбинации может быть считана из буферного регистра 2 в параллельном коде. Сигнал логической "1" с выхода элемента ИЛИ-НЕ 5 через элемент ИЛИ 9 и элемент 16 задержки по- 45 ступает на вход сброса накопителя 1.

Сигнал с второго управляющего выхода устройства может быть использован как команда разрешения ввода очередной комбинации, 50

В случае обнаружения ошибок на выходе элемента ИЛИ-НЕ 5 будет логический "0", при этом разрешение на перезапись информационной части кодовой комбинации в буферный регистр 2 не выдается. Дешифратор 6 синдрома

55 ставит в соответствие синдрому, полученному с выходов блока 3 обнаружения ошибок, наиболее вероятное для данно-! го канала связи сочетание ошибок, которое поступает с выходов дешифратора 6 синдрома на соответствующие входы накопителя 1, происходит исправление ошибок в параллельном коде.

Сигнал логической "1", поступающий с выходу инвертора 15, устанавливает в исходное состояние счетчик 13 импульсов и запускает динамический триггер 12, вырабатывающий на своем выходе последовательность импульсов со скоростью, обеспечивающей определение синдрома исправляемой кодовой комбинации за время, равное 1/2К, где R — скорость телеграфирования.

При этом происходит проверка правильности исправления ошибок. Исправленная кодовая комбинация из накопителя

1 через элемент ИЛИ 8 поступает в последовательном коде в блок 3 обнаружения ошибок и делится на порождающий полином в делителе 4. При этом ключ 10 открыт управляющим сигналом с первого выхода дешифратора 14 и одновременно с делением происходит перезапись исправленной кодовой комбинации в накопитель 1.

По окончании второго цикла сигнал с второго выхода дешифратора 14, поступая на установочный вход динамического триггера 12, фиксирует его . состояние. Если исправление ошибок осуществлено верно, на выходе блока 3 обнаружения ошибок будет получен нулевой синдром и выдача разрешения на перезапись информационной части исправленной кодовой комбинации из накопителя 1 в буферный регистр 2 и сигнала

"Сброс", происходит аналогично описанному.

Если имела место ошибка кратности

t+1 получают ненулевой синдром, на выходе элемента ИЛИ-НЕ 5 — логический

"0" (запрещение нереэаписи в буферный регистр 2), при этом логическая "1" с выхода инвертора 15 и управляющий сигнал с второго выхода дешифратора 14 открывают ключ 11, на первом управляющем выходе — сигнал логической "1" (" Ошибка" ), который также может быть использован. для разрешения ввода очередной кодовой комбинации. Сигнал "Сброс" в этом случае поступает на вход сброса накопителя 1 через элемент ИЛИ 9 и элемент 16 задержки.

Составитель О. Тюрина

Редактор Н, Яцола Техред М.Дидык Корректор Т. Малец

Заказ 55 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101

5 16194 формула и з о б р е т е н и я

Устройство для исправления ошибок кратности t и обнаружения ошибок крат5 ности t+1 содержащее накопитель, первый выход которого подключен к первому входу первого ключа, динамический триггер, выход которого подключ чен к первому входу счетчика импульсов, выходы которого подключены к соответствующим входам дешифратора, первый и второй выходы которого подключены соответственно к вто, рому входу первого ключа и первому входу второго ключа, выход которого подключен к первому входу первого элемента ИЛИ и является первым управляющим выходом устройства, блок обнаружения ошибок, первые выходы кото- 20 рого подключены к соответствующим входам дешифратора синдрома, о т л и— ч а ю щ .е е с я тем, что, с целью повышения быстродействия и помехоустойчивости устройства, в него вве- 25 дены инвертор, элемент задержки, буферный регистр, второй и третий элементы ИЛИ, первые входы которых объе11 6 динены и являются входом устройства, второй вход и выход третьего элемен" та ИЛИ подключены соответственно к первому выходу накопителя и входу блока обнаружения ошибок, второй выход которого подключен к входу инвертора, второму входу первого элемента

ИЛИ, первому входу буферного регистра и является вторым управляющим выходом устройства, выход инвертора подключен к вторым входам второго ключа и счетчика импульсов и первому входу динамического триггера, второй вход которого подключен к второму выходу дешифратора, выход первого ключа объединен с первым выходом дешифратора и подключен к второму входу второго элемента ИЛИ, выход второго элемента ИЛИ, выходы дешифратора синдрома и выход элемента задержки подключены соответственно к первому и вторым информационным входам и входу сброса накопителя, вторые выходы которого подключены к вторым входам буферного регистра выходы которого являются информационными входами устройства.