Параллельный асинхронный регистр

Параллельный асинхронный регистр

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных цифровых вычислительных машин. С целью упрощения параллельного асинхронного регистра, содержащего ячейки памяти 1-3, каждая из которых состоит из инвертора 4 и логического элемента 5, выполненного на нагрузочном резисторе 6 и функциональных МОП-транзисторах 7-9, элемент ИЛИ-НЕ 21 и управляющий триггер 10, состоящий из инвертора 11 и логического элемента 12, выполненного на нагрузочном резисторе 13, ключевом 14 и функциональных 18-20 МОП-транзисторах, в регистр введен коммутационный элемент на МОП-трзнзисторе 22, затвор которого является входом 24 разрешения записи в регистр, а выход инвертора 11 управляющего триггера 10 - выходом 23 индикации записи. 1 ил. Ё О го 4 СП со о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ IFÑÊÈÕ

РЕСПУБЛИК (5i)s 6 11С 19/00

ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР г» °

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

23 индикации записи. 1 ил. (21) 4496005/24 (22) 18.07.88 (46) 30.01,91. Бюл. М 4 (71) Ленинградский электротехнический институт им. B.È. Ульянова (Ленина) (72) 8.И.Варшавский,А. Ю.Кондратьев, В,А.Романовский и Б.С,Цирлин (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

М 583480. кл, G 11 С 19/00, 1977.

Авторское свидетельство СССР

1Ф 1354249, кл, G 11 С 19/00, 1987. (54)ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИСТР (57) Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных цифровых вычис, Б.0,, 1624530 Al лительных машин. С целью упрощения параллельного асинхронного регистра, содержащего ячейки памяти 1 — 3, каждая из которых состоит из инвертора 4 и логического элемента 5, выполненного на нагруэочном резисторе 6 и функциональных

МОП-транзисторах 7 — 9, элемент ИЛИ вЂ” НЕ

21 и управляющий триггер 10, состоящий из инвертора 11 и логического элемента 12, выполненного на нагрузочном резисторе

13, ключевом 14 и функциональных 18 — 20

МОП-транзисторах, в регистр введен коммутационный элемент на МОП вЂ” транзисторе

22, затвор которого является входом 24 разрешения записи в регистр, а выход инвертора 11 управляющего триггера 10 — выходом

1624530

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных цифровых устройств.

Целью изобретения является упрощение регистра.

На чертеже приведена схема предложенного регистра.

Регистр содержит ячейки памяти 1 — 3, каждая из которых состоит из инвертора 4 и логического элемента 5, выполненного на нагрузочном 6 и первом 7, втором 8 и третьем 9 функциональных МОП-транзисторах, управляющий триггер 10, состоящий из инвертора 11 и логического элемента 12, выполненного на нагрузочном 13, ключевом 14 и группах 15 — 17 из трех функциональных

МОП вЂ” транзисторах 18-20, элемент И вЂ” НЕ

21 и коммутационный элемент на транзисторе 22. На чертеже показаны также выход

23 индикации записи, вход 24 разрешения записи, информационные входы 25-27 ячеек памяти, шина 28 питания, шина 29 нулевого потенциала, Вход 24 и выход 23 являются управляющими.

Параллельный асинхронный регистр работает следующим образом.

В начальном состоянии на управляющем входе 24 регистра имеется низкий потенциал, в результате чего транзистор 22 находится в закрытом состоянии и на выходах элементов 5 ячеек 1 — 3 также будут высокие потенциалы, на выходах их инверторов 4 — низкие потенциалы, на выходах элемента ИЛИ вЂ” НЕ 21 — высокий потенциал, который открывает транзистор 14 и устанавливает на выходе элемента 12 низкий потенциал, а на выходе инвертора 11— высокий.

После того как на информационные входы 25 — 27 ячеек памяти 1 — 3 поступают однофазные сигналы, соответствующие значениям разрядов записываемого кода, на управляющий вход 24 регистра подается высокий потенциал, который приводит к появлению нулевого значения на выходе элемента ИЛИ-НЕ 21, в результате чего транзистор 14 переходит в закрытое состояние. Кроме того, высокий потенциал на входе 24 открывает транзистор 22 и на вход элемента 5 каждой ячейки памяти поступает низкий потенциал, е результате на его выходе устанавливается значение, противоположное значению на соответствующем информационном входе 25-27, что приводит к появлению на выходе инвертора 4 каждой ячейки значения, совпадающего со значениями на соогветствующем информа5

50 ционном входе 25-27. Кроме того, если на выходе инвертора 4 и соответствующем информационном входе — значение нуль, то транзисторы, подключенные к этим входам в элементе 12, закрыты, что препятствует прохождению низкого потенциала на выход элемента 12. В результате на выходе элемента 12 появится высокий потенциал, а на выходе инвертора 11 и управляющем выходе 23 — низкий потенциал, что свидетельствует о завершении переходных процессов при записи кода в регистр и установке парафазного кода на выходах инверторов 4 и элементов 5 ячеек памяти 1 — 3, Заметим, что низкий потенциал на управляющем выходе 23 регистра закрывает транзисторы 9 и делает нечувствительными ячейки памяти 1-3 и управляющий триггер

10 к изменению значений сигналов на информационных входах 25-27 (отсекает регистр от информационных входов).

После этого произвольным образом могут изменяться сигналы на информационных входах 25-27 ячеек памяти 1 — 3 с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значения, соответствующие разрядам записываемого кода.

Перед новой записью кода регистр должен быть возвращен в начальное состояние, для чего на управляющий вход 24 подается низкий потенциал, закрывающий транзистор 22. Это вызывает появление высокого потенциала на выходах элементов 5 ячеек памяти 1-3, затем низкого потенциала на выходах инверторов 4 и, наконец, высокого потенциала на выходе элемента ИЛИ вЂ” НЕ

21. В результате на выходе элемента 12 управляющего триггера 10 появляется низкий потенциал, а на выходе его инвертора 11, т. е. на управляющем выходе 23 регистра— высокий потенциал, vm свидетельствует о завершении переходных процессов при возврате регистра в исходное состояние, Из сказанного следует, что в предложенном регистре так же, как и в прототипе, при управлении процессом записи информации в регистр и его возврате в исходное состояние с помощью сигнала на управляющем выходе 23 устраняется влияние разброса задержек элементов регистра на его работу.

Оценивая сложность параллельного асинхронного регистра числом МОП-транзисторов, необходимых для его реализации, получим (10п+ 7), где n — число ячеек памяти регистра. В прототипе эта величина составляет (16п + 17), т, е. имеет место упрощение регистра для любого и.

1624530

Составитель А.Дерюгин

Техред М.Моргентал Корректор И.Муска

Редактор М,Келемеш

Заказ 194 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Формула изобретения

Параллельный асинхронный регистр на

МОП вЂ” транзисторах, содержащий и ячеек памяти, каждая из которых состоит иэ инвертора и логического элемента, состоящего из нагрузочного и трех функциональных транзисторов, причем сток нагрузочного транзистора соединен с шиной питания регистра, а исток — со стоками первого и второго функциональных транзисторов логического элемента и входом инвертора, выход которого соединен с затвором первого функционального транзистора логического элемента, исток второго функционального транзистора которого соединен со стоком третьего функционального транзистора соответственно, а затвор является информационным входом ячейки памяти, элемент ИЛИ вЂ” НЕ и управляющий триггер, состоящий из инвертора и логического элемента, содержащего нагрузочный и ключевой транзисторы и и групп из трех функциональных транзисторов, причем сток и затвор первого функционального транзистора каждой группы соединены соответственно с входом и выходом инвертора управляющего триггера, а исток — co стоком второго функционального транзистора той же группы, затвор которого соединен с выходом инвертора соответствующей ячейки памяти, сток и исток нагрузочного транзистора логического элемента управляющего триггера соединены соответственно с шиной питания и стоком ключевого транзистора, сток нагрузочного транзистора соединен с входом инвертора управляющего триггера, о тл и ч а ю шийся тем, что. с

5 целью упрощения регистра,в него введем коммутационный элемент на транзисторе, затвор которого является входом разрешения записи, а исток и сток соединены с шиной нулевого потенциала и истоками

10 первого и третьегофункциональных транзисторов логических элементов каждой ячейки памяти. затворы третьих функциональных транзисторов которых соединены с выходом инвертора управляющего триггера и яв15 ляются выходом индикации записи регистра, исток и затвор ключевого транзи. стора логического элемента управляющего триггера соединены соответственно с шиной нулевого потенциала регистра и с выхо20 дом элемента ИЛИ-НЕ, входы которого соединены с выходами инеерторов ячеек памяти и с затвором транзистора коммутационного элемента, сток и исток третьего функционального транзистора каждой груп25 пы логического элемента управляющего триггера соединены соответственно со стоком и затвором второго функционального транзистора данной группы, исток которого соединен с затвором третьего функционэль30 ного транзистора данной группы и с затвором второго функционального транзистора логического элемента соответствующей ячейки памяти,